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使用pld應(yīng)對(duì)產(chǎn)品上市時(shí)間和設(shè)計(jì)靈活性的限制(參考版)

2025-01-19 10:47本頁面

　　

【正文】隨著工藝的不斷改進(jìn)，ASIC與 PLD之間的價(jià)格也正迅速接近。具多種密度和多樣嵌入功能特色的PLD能為設(shè)計(jì)提供快速開發(fā)周期。相對(duì)傳統(tǒng)CPLD來說，MachXO器件兼有FPGA和CPLD的非易失、低成本、瞬時(shí)上電的高性能邏輯解決方案的優(yōu)點(diǎn)。(參見圖4)除了管理電源的功能之外，非易失FPGA的優(yōu)點(diǎn)還包括： 1. 無需引導(dǎo)PROM，減少了材料清單（BOM）中的器件； 2. 無需位流，提供最高的設(shè)計(jì)安全性； 3. 實(shí)時(shí)的系統(tǒng)內(nèi)可編程性具有調(diào)試和更新能力； 4. 無限重構(gòu)的SRAM FPGA結(jié)構(gòu)。圖3:用非易失FPGA在工作周期中降低功耗大多數(shù)FPGA是基于SRAM的，但是現(xiàn)在已有基于閃存的非易失FPGA。上電之后能迅速地獲取邏輯功能的非易失器件對(duì)這些應(yīng)用是理想的。但是系統(tǒng)設(shè)計(jì)者可以在系統(tǒng)的某些工作周期中關(guān)閉器件以降低功耗。采用LUT結(jié)構(gòu)，F(xiàn)PGA可以滿足這些設(shè)計(jì)要求，提供更大的設(shè)計(jì)靈活性。表1

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