使用pld應(yīng)對產(chǎn)品上市時間和設(shè)計靈活性的限制(留存版)
【正文】 圖1:產(chǎn)品開發(fā)周期 低密度、低功耗CPLD 對于較小的設(shè)計，例如總線接口、橋接和手持設(shè)備（見圖2），使用低功耗、基于閃存的CPLD能提供更低成本的低到超低密度的解決方案。 圖4:非易失FPGA Lattice半導(dǎo)體公司的交叉式可編程器件MachXO就是一個很好的例子。另一方面，基于SRAM的FPGA耗費大部分工作周期用于配置。在大多數(shù)電池供電的應(yīng)用中，為了延長電池的壽命，待機或靜態(tài)電流是最關(guān)鍵的參數(shù)。該市場傳統(tǒng)上由ASSP和ASIC所主宰。因此，問題就變成到底是用ASIC的投資回報好還是用PLD的投資回報好。但是系統(tǒng)設(shè)計者可以在系統(tǒng)的某些工作周期中關(guān)閉器件以降低功耗。具多種密度和多樣嵌入功能特色的PLD能為設(shè)計提供快速開發(fā)周期。下列準(zhǔn)則有助設(shè)計者選擇合適的CPLD： 1. 靜態(tài)和動態(tài)功耗的預(yù)算是多少？ 2. 為了向橋接和接口應(yīng)用提供總線寬度，所需I/O和邏輯的比值是多少？ 3. 該應(yīng)用的最佳
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