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使用pld應(yīng)對(duì)產(chǎn)品上市時(shí)間和設(shè)計(jì)靈活性的限制-免費(fèi)閱讀

  

【正文】 本文小結(jié) 由于具備上市時(shí)間優(yōu)勢(shì)、靈活性、可編程性和低功耗選擇,CPLD和 FPGA在迅速變化的市場(chǎng)中成為廣泛應(yīng)用的可行的設(shè)計(jì)解決方案。圖3給出了非易失FPGA的快速電源冷啟動(dòng)是如何降低總功耗的。 圖2:用Lattice ispMACH4000Z進(jìn)行PMP設(shè)計(jì) 由于可從多個(gè)供應(yīng)商那里選擇眾多的器件,因此完全理解設(shè)計(jì)需求變得尤為重要。(90nm或更先進(jìn))工藝的進(jìn)步使得PLD制造商縮小了與ASIC之間的大批量?jī)r(jià)格差距??删幊踢壿嬁墒乖O(shè)計(jì)者達(dá)此目的。變化迅速的市場(chǎng)需求驅(qū)使越來越多的系統(tǒng)設(shè)計(jì)者在他們的嵌入式解決方案中使用PLD來緩解產(chǎn)品上市時(shí)間的壓力以及設(shè)計(jì)靈活性需求。圖1以基于兩者的產(chǎn)品開發(fā)周期的比較,說明PLD產(chǎn)品如何有助于新產(chǎn)品的引入。 使用CPLD和FPGA進(jìn)行設(shè)計(jì)需要考慮靜態(tài)功耗和動(dòng)態(tài)功耗。下列準(zhǔn)則有助設(shè)計(jì)者選擇合適的CPLD: 1. 靜態(tài)和動(dòng)態(tài)功耗的預(yù)算是多少? 2. 為了向橋接和接口應(yīng)用提供
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