使用pld應(yīng)對產(chǎn)品上市時間和設(shè)計靈活性的限制(文件)
【正文】 CPLD來說，MachXO器件兼有FPGA和CPLD的非易失、低成本、瞬時上電的高性能邏輯解決方案的優(yōu)點(diǎn)。隨著工藝的不斷改進(jìn)，ASIC與 PLD之間的價格也正迅速接近。具多種密度和多樣嵌入功能特色的PLD能為設(shè)計提供快速開發(fā)周期。(參見圖4)除了管理電源的功能之外，非易失FPGA的優(yōu)點(diǎn)還包括： 1. 無需引導(dǎo)PROM，減少了材料清單（BOM）中的器件； 2. 無需位流，提供最高的設(shè)計安全性； 3. 實(shí)時的系統(tǒng)內(nèi)可編程性具有調(diào)試和更新能力； 4. 無限重構(gòu)的SRAM FPGA結(jié)構(gòu)。上電之后能迅速地獲取邏輯功能的非易失器件對這些應(yīng)用是理想的。采用LUT結(jié)構(gòu)，F(xiàn)PGA可以滿足這些設(shè)計要求，提供更大的設(shè)計靈活性。下列準(zhǔn)則有助設(shè)計者選擇合適的CPLD： 1. 靜態(tài)和動態(tài)功耗的預(yù)算是多少？ 2. 為了向橋接和接口應(yīng)用提供總線寬度，所需I/O和邏輯的比值是多少？ 3. 該應(yīng)用的最佳密度和封裝是什么？ 4. 輸出
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