使用pld應(yīng)對產(chǎn)品上市時間和設(shè)計靈活性的限制-wenkub.com
2025-01-13 10:47 本頁面
【正文】 正如文中所述，它們能夠針對低功耗和系統(tǒng)的高度整合進(jìn)行設(shè)計優(yōu)化。 圖4:非易失FPGA Lattice半導(dǎo)體公司的交叉式可編程器件MachXO就是一個很好的例子。另一方面，基于SRAM的FPGA耗費大部分工作周期用于配置。 大多數(shù)基于LUT的FPGA沒有“零功耗”選擇。表1為該器件為匹配設(shè)計要求而提供的一組規(guī)范。 圖1:產(chǎn)品開發(fā)周期 低密度、低功耗CPLD 對于較小的設(shè)計，例如總線接口、橋接和手持設(shè)備（見圖2），使用低功耗、基于閃存的CPLD能提供更低成本的低到超低密度的解決方案。在大多數(shù)電池供電的應(yīng)用中，為了延長電池的壽命，待機(jī)或靜態(tài)電流是最關(guān)鍵的參數(shù)。然而ASIC開發(fā)過程需要很長的開發(fā)周期和非常高的一次性工程費用（NRE）。 另外，由于產(chǎn)品生命周期的縮短，ASSP的固定功能特性無法滿足產(chǎn)品變化的需求。 上市時間與設(shè)計靈活性 隨著市場需求迅速變化，產(chǎn)品快速上市顯得比過去更加
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