使用pld應(yīng)對產(chǎn)品上市時間和設(shè)計靈活性的限制-wenkub
2023-01-31 10:47:47 本頁面
【正文】 關(guān)鍵。該市場傳統(tǒng)上由ASSP和ASIC所主宰。而PLD過去一直被認為是高成本、高功耗的方案。最可行的解決方案是縮短開發(fā)周期以緩解上市時間的壓力。越來越多的設(shè)計者在他們的產(chǎn)品中使用可編程邏輯，通過修改PLD設(shè)計和重構(gòu)器件執(zhí)行新的操作以開發(fā)新功能和標準品。因此，問題就變成到底是用ASIC的投資回報好還是用PLD的投資回報好。大多數(shù)應(yīng)用中，瞬態(tài)大電流只是短暫的（例如用手機交談時）。 對于功耗敏感型應(yīng)用，Lattice半導(dǎo)體公司的ispMACH4000Z（Z表示零功耗）CPLD能提供相當好的低功耗解決方案。 表1 中密度PLD設(shè)計的低功耗解決方案 高密度設(shè)計需要基于查閱表(LUT)的PLD，例如FPGA或者交叉式PLD器件。但是系統(tǒng)設(shè)計者可以在系統(tǒng)的某些工作周期中關(guān)閉器件以降低功耗。 圖3:用非易失FPGA在工作周期中降低功耗 大多數(shù)FPGA是基于SRAM的，但是現(xiàn)在已有基于閃存的非易失FPGA。相對傳統(tǒng)
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