使用pld應對產(chǎn)品上市時間和設計靈活性的限制-全文預覽
【正文】 所需的電壓容差是多少？ 5. 所需的時序裕度是多少？ 6. 所選的器件是否現(xiàn)場可編程的，以及開發(fā)工具是否容易使用？ 7. 有哪些安全性的要求？ 不同CPLD供應商有不同的規(guī)范和要求，因此選擇合適的器件取決于哪些參數(shù)對設計是關鍵的。在系統(tǒng)中進行設計優(yōu)化可以進一步降低功耗。 使用CPLD和FPGA進行設計需要考慮靜態(tài)功耗和動態(tài)功耗。 生產(chǎn)成本 一般會使用PLD來實現(xiàn)產(chǎn)品原型，然后用ASIC進行量產(chǎn)。圖1以基于兩者的產(chǎn)品開發(fā)周期的比較，說明PLD產(chǎn)品如何有助于新產(chǎn)品的引入。而且硅工藝和設計優(yōu)化使PLD可用于廣泛的低功耗應用。變化迅速的市場需求驅(qū)使越來越多的系統(tǒng)設計者在他們的嵌入式解決方案中使用PLD來緩解產(chǎn)品上市時間的壓力以及設計靈活性需求。但是，隨著摩爾定律的繼續(xù)生效使PLD的單位成本不斷下降，在諸如通信、計算、外設、工業(yè)、醫(yī)療、消費和汽車等大批量應用中，PLD的靈活性、可編程性和加快上市的固有優(yōu)點成為可
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