【正文】 cout=?1?WHEN q=“1111”。 END IF。 ELSE q=q。 ELSIF(clk?EVENT AND clk=?1?)THEN IF(set=?1?)THEN q=“1010”。 END counter。 cout : OUT STD_LOGIC。 set : IN STD_LOGIC。 ENTITY counter IS PORT(clk : IN STD_LOGIC。 USE 。 1）同步計數(shù)器 同步計數(shù)器就是指在時鐘脈沖的作用下，組成計數(shù)器的各個觸發(fā)器的狀態(tài)同時發(fā)生變 化的一類計數(shù)器 . 4位二進制同步計數(shù)器的邏輯符號 4位二進制同步計數(shù)器的真值表 LIBRARY IEEE。 END structure。 END GENERATE。 BEGIN temp(0)=d1。 END COMPONENT。 clk: IN STD_LOGIC。 END shift_reg。 cp : IN STD_LOGIC。 ENTITY shift_reg IS GENERIC(SIZE:INTEGER:=8)。 4位串入 /并出移位寄存器 VHDL描述 LIBRARY IEEE。 q=temp(4 downto 1)。 register4:FOR I IN 0 TO 3 GENERATE DFFX:dff PORT MAP(temp(i),cp,temp(i+1))。 SIGNAL temp : STD_LOGIC_VECTOR(4 DOWNTO 0)。 q : OUT STD_LOGIC)。 ARCHITECTURE stucture OF shift_reg IS COMPONENT dff PORT(d : IN STD_LOGIC。 q : OUT STD_LOGIC_vector(3 downto 0))。 ENTITY shift_reg IS PORT(d1 : IN STD_LOGIC。 4位串入 /并出移位寄存器的邏輯電路圖 LIBRARY IEEE。 2)串入 /并出移位寄存器 D Q CLK DFF4 D Q CLK DFF3 D Q CLK DFF2 D Q CLK DFF1 q1 q2 q3 q0 cp 輸入 d1 串入 /并出移位寄存器是指具有一個數(shù)據(jù)輸入端口、一個時鐘輸入端口和多個數(shù)據(jù)輸出端口的移位寄存器。 QB = REG8(0)。 END IF。 THEN REG8(7) = DIN。EVENT AND CLK = 39。 ARCHITECTURE behav OF shift_reg IS SIGNAL REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 QB : OUT STD_LOGIC )。 ENTITY shift_reg IS PORT ( CLK : IN STD_LOGIC。 【 例 】 LIBRARY IEEE。 d0=q(8)。 register8:FOR I IN 0 TO 7 GENERATE DFFX:dff PORT MAP(q(i),cp,q(i+1))。 SIGNAL q : STD_LOGIC_VECTOR(8 DOWNTO 0)。 q : OUT STD_LOGIC)。 ARCHITECTURE stucture OF shift_reg IS COMPONENT dff PORT(d : IN STD_LOGIC。 d0 : OUT STD_LOGIC)。 ENTITY shift_reg IS PORT(d1 : IN STD_LOGIC。 D Q CLK DFF1 D Q CLK DFF2 D Q CLK DFF3 D Q CLK DFF4 D Q CLK DFF8 D Q CLK DFF7 D Q CLK DFF6 D Q CLK DFF5 q(0) q(1) q(2) q(3) q(4) q(5) q(6) q(7) q(8) cp 輸出 d0 輸入 d1 8位串入 /串出移位寄存器的邏輯電路圖 8位串入 /串出移位寄存器的 VHDL描述 LIBRARY IEEE。 1）串入 /串出移位寄存器 串入 /串出移位寄存器是指具有一個數(shù)據(jù)輸入端口、一個時鐘輸入端口和一個數(shù)據(jù)輸出端口的移位寄存器。 END PROCESS registerN_process。 END IF。139。139。 ELSIF(clk39。039。039。139。)。)THEN q=(OTHERS=39。 AND reset=39。 ARCHITECTURE rtl OF registerN IS BEGIN registerN_process:PROCESS(clk,set,reset) BEGIN IF(set=39。 q : out STD_LOGIC_VECTOR(N1 DOWNTO 0))。 en,clk : IN STD_LOGIC。 ENTITY registerN IS GENERIC(N:integer:=8)。 （通用寄存器的 VHDL描述） LIBRARY IEEE。 q=q_temp。 q_temp=(j AND (NOT q_temp))OR((NOT k)AND q_temp)。139。 BEGIN p1:PROCESS BEGIN WAIT UNTIL(clk39。 END jkff1。 ENTITY jkff1 IS PORT(j,k,clk : IN STD_LOGIC。 2)JK觸發(fā)器 JK觸發(fā)器的狀態(tài)方程為 ，用VHDL邏輯表達式對 JK觸發(fā)器進行描述為： qkqjq ???LIBRARY IEEE。 END PROCESS rsdff_process。 qb=NOT d。 qb=?1?。 qb=?0?。 END rtl。 END IF。 ELSE q=d。 ELSIF(set=?1? AND reset=?0?)THEN q=?0?。 ARCHITECTURE rtl OF sync_rsdff IS BEGIN rsdff_process:PROCESS(clk) BEGIN IF(clk?EVENT AND clk=?1?)THEN IF(set=?0? AND reset=?1?)THEN q=?1?。 q,qd : OUT STD_LOGIC)。 ENTITY sync_rsdff IS PORT(d,clk : IN STD_LOGIC。 (4)帶同步置位 /復(fù)位端的 D觸發(fā)器 d clk q qb reset set LIBRARY IEEE。 END PROCESS dff_process。 qb=NOT d。 qb=?1?。 END sync_rdff。 reset : IN STD_LOGIC。 USE 。 END rtl。 END IF。 qb=NOT d。139。039。039。139。 ARCHITECTURE rtl OF sync_rdff IS BEGIN rdff_process:PROCESS(clk) BEGIN IF(clk39。 q,qb : OUT STD_LOGIC)。 ENTITY sync_rdff IS PORT(d,clk : IN STD_LOGIC。 (1)基本的 D觸發(fā)器 (2)帶同步復(fù)位端的 D觸發(fā)器 d clk q qb reset LIBRARY IEEE。 END PROCESS dff_process。 qb=NOT d。 END dff。 ENTITY dff IS PORT(d,clk : IN STD_LOGIC。 二 .常用時序邏輯電路的 VHDL語言程序 常見的時序邏輯電路主要包括觸發(fā)器、寄存器、移位寄存器以及計數(shù)器等 .這些常見的時序邏輯電路是構(gòu)成復(fù)雜數(shù)字系統(tǒng)的基礎(chǔ) . 1)D觸發(fā)器 (1)基本的 D觸發(fā)器 (2)帶同步復(fù)位端的 D觸發(fā)器 (3)帶異步復(fù)位端的 D觸發(fā)器 (4)帶同步置位 /復(fù)位端的 D觸發(fā)器 (5)帶異步置位 /復(fù)位端的 D觸發(fā)器 LIBRARY IEEE。 END PROCESS p2。 END IF。 8位雙向總線緩沖器的 VHDL語言程序 p2:PROCESS(b,dr,en) BEGIN IF(en=?0? AND dr=?0?)THEN aout=b。 b=bout。 ELSE bout=“zzzzzzzz”。 ARCHITECTURE rtl OF bidir_tri_buff8 IS SIGNAL aout,bout :STD_LOGIC_VECTOR(7 DOWNTO 0)。 dr,en : IN STD_LOGIC)。 USE 。 END rtl。 END IF。Z39。)THEN dout=din。 ARCHITECTURE rtl OF tri_buff8 IS BEGIN p1:PROCESS(din,en) BEGIN IF(en=39。 dout : out STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY tri_buff8 IS PORT(din : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 1)三態(tài)門 2)單向緩沖器 dout(0) dout(1) dout(2) dout(3) dout(4) dout(5) dout(6) dout(7) en din(0) din(1) din(2) din(3) din(4) din(5) din(6) din(7) 8位單向緩沖器內(nèi)部由 8個三態(tài)門組成 ,具有 8個輸入端和 8個輸出端 ,所有三態(tài)門的使能控制端連在一起 ,由一個使能信號 en控制 . LIBRARY IEEE。 END PROCESS p1。Z39。)THEN dout=din。 ARCHITECTURE rtl OF tri_gate IS BEGIN p1:PROCESS(din,en) BEGIN IF(en=39。 dout : out STD_LOGIC)。 ENTITY tri_g