【正文】 現(xiàn)代計(jì)算機(jī)中。 算術(shù)流水線 指運(yùn)算操作步驟的并行。將指令流的處理過(guò)程 劃分為取指令、譯碼、執(zhí)行、寫(xiě)回等幾個(gè)并行處理的過(guò)程段。 因此，流水 CPU顯 然具有更強(qiáng)大的數(shù)據(jù)吞吐能力。 CAI演示 由上圖及 CAI演示可見(jiàn)： 在八個(gè)單位時(shí)間內(nèi)，非 流水 CPU僅可執(zhí)行 2條指令；而流水 CPU執(zhí)行了 5條指令 。 圖中當(dāng)流水線滿載時(shí)，每一個(gè)單位可以執(zhí)行 2條指令。 標(biāo)量流水計(jì)算機(jī)：流水計(jì)算機(jī)只有一條指令流水線。 中央處理器 圖 (d)表示超標(biāo)量流水計(jì)算機(jī)的時(shí)空?qǐng)D。因此，當(dāng)流水線滿載時(shí)，每一個(gè)時(shí)鐘周期就可以輸出一個(gè)結(jié)果。因此，每個(gè)四個(gè)機(jī)器周期才有一個(gè)輸出結(jié)果 圖 (c)表示流水計(jì)算機(jī)的時(shí)空?qǐng)D。 中央處理器 IF：取指令 假設(shè)指令周期包含以下四個(gè)子過(guò)程： ID：指令譯碼 EX：執(zhí)行運(yùn)算 WB：結(jié)果寫(xiě)回 圖 (b)表示非流水計(jì)算機(jī)的時(shí)空?qǐng)D。 下面通過(guò) 時(shí)空?qǐng)D 來(lái)證明這明這個(gè)結(jié)論。為了實(shí)現(xiàn)流水，首先把輸入的任務(wù) (或過(guò)程 )分 割為一系列子任務(wù)，并使各子任務(wù)能在流水線的各個(gè)階 段并發(fā)地執(zhí)行。方法包括： (1)將執(zhí)行部件分為定點(diǎn)執(zhí)行部件和浮點(diǎn)執(zhí)行部件兩 個(gè)可并行執(zhí)行的部分， 分別處理定點(diǎn)運(yùn)算指令和浮點(diǎn)運(yùn) 算指令； (2)在浮點(diǎn)執(zhí)行部件中，又有浮點(diǎn)加法部件和浮點(diǎn)乘 /除部件，它們也可以同時(shí)執(zhí)行不同的指令； (3)浮點(diǎn)運(yùn)算部件都以流水線方式工作。 圖 流水計(jì)算機(jī)系統(tǒng)組成原理示意圖 中央處理器 為了使存儲(chǔ)器的存取時(shí)間能與流水線的其他各過(guò)程 段的速度相匹配，一般都采用 多體交叉存器 。 其中 CPU按流水線方式組織，通常由三部分組成： 指令部件、指令隊(duì)列、執(zhí)行部件 。顯然，第三種并行技 術(shù)帶來(lái)的高速效益是最好的。 空間并行技術(shù)主要體現(xiàn)在多處理器系統(tǒng)和多計(jì) 算機(jī)系統(tǒng)。 中央處理器 空間并行指 資源重復(fù) ，在并行性概念中引入空 間因素，以 “ 增加資源數(shù)量（超標(biāo)量） ” 的方法，來(lái) 大幅度提高計(jì)算機(jī)的處理速度。這是一種非常經(jīng)濟(jì)而實(shí)用的并行技術(shù)，能保證 計(jì)算機(jī)系統(tǒng)具有較高的性能價(jià)格比。 流水 CPU 并行處理技術(shù) 流水 CPU的結(jié)構(gòu) 流水線中的主要問(wèn)題 pentium CPU 中央處理器 并行處理技術(shù) 中央處理器 并行性 包含兩種含義 ： 同時(shí)性： 指兩個(gè)以上事件在 同一時(shí)刻 發(fā)生； 并發(fā)性： 指兩個(gè)以上事件在 同一時(shí)間間隔內(nèi) 發(fā) 生。 ALU中包含了通用寄存器組以及各種算術(shù)邏輯運(yùn)算 操作。 頁(yè)管理部件 的功能是把線性地址換算成物理地址。 (6)486 CPU采用單倍的時(shí)鐘頻率，而在 CLK端加 入的時(shí)鐘頻率，就是它內(nèi)部 CPU的時(shí)鐘頻率， 因此大 中央處理器 2. 486 CPU 486的內(nèi)部結(jié)構(gòu)包含如下九個(gè)功能部件 ： 總線接口部件、小容量 cache、指令預(yù)取部件、指 令譯碼器、段管理部件、頁(yè)管理部件、定點(diǎn)運(yùn)算部件 ALU、浮點(diǎn)運(yùn)算部件 FPU及操作控制部件。而外部數(shù)據(jù)總線的寬度 (5)地址信號(hào)線擴(kuò)充到 32位，可以處理 4GB的物理 存儲(chǔ)空間。 其 主要特點(diǎn) (1)通過(guò)采用流水技術(shù)，以及微程序控制和硬布線邏輯控制相結(jié)合的方式，進(jìn)一步縮短可變長(zhǎng)指令的譯碼時(shí)間，達(dá)到基本指令可以在一個(gè)時(shí)鐘 (CPU) (2)486芯片內(nèi)部包含一個(gè) 8KB的內(nèi)部 cache，為頻繁訪問(wèn)的指令和數(shù)據(jù)提供快速的內(nèi)部存儲(chǔ)，從而使系統(tǒng)總線有更多的時(shí)間用 (3)486芯片內(nèi)部包含了增強(qiáng)性 80387協(xié)處理器，稱為浮點(diǎn)運(yùn)算部件 (FPU)。存儲(chǔ) 鍵規(guī)定了可允許存取的類別，如只允許讀、可讀可寫(xiě)、不可讀 寫(xiě)等。 CPU在任何時(shí)刻的狀態(tài)都是 由它的 PSW 為了進(jìn)行存儲(chǔ)保護(hù)， PSW寄存器還包含一個(gè)存儲(chǔ)鍵。某些指令 只允許在這個(gè)狀態(tài)下執(zhí)行。 中央處理器 在 370系統(tǒng)中，任何時(shí)刻 CPU都只能處于幾種控制狀態(tài)中的 一種。新的 PSW指 出為處理中斷而應(yīng)執(zhí)行的程序。數(shù)據(jù)寄存器 DR、地址寄存器 AR、指令寄存 器 IR 中央處理器 程序狀態(tài)字 PSW(實(shí)際上為兩個(gè)字 )存放在專用寄 存器中，它指明程序運(yùn)行的狀態(tài)，可用于 CPU響應(yīng)的 中斷情況及指明下一條執(zhí)行指令的地址， PSW主要是 為處理中斷而使用的。 為了存放地址和數(shù)據(jù)，使用了兩組獨(dú)立的可編址 寄存器， 16個(gè)通過(guò)寄存器用來(lái)存放操作數(shù)和運(yùn)算結(jié) 果，并且也可用作變址寄存器。 取指令時(shí) ， CPU自動(dòng)選擇代碼分段寄存器 CS， 再加上由 IP所決定的 16位位移量，便得到所取指令的 20 中央處理器 進(jìn)行堆棧操作時(shí) ， CPU自動(dòng)選擇堆棧分段寄存器 SS，再加上 SP所決定的 16位偏移量，便得到堆棧操 作所需要的 20 涉及到一個(gè)操作數(shù)時(shí) ， CPU自動(dòng)選擇數(shù)據(jù)分段寄 存器 DS或附加分段寄存器 ES，再加上 16位偏移量， 便得到操作數(shù)的 20位物理地址。 中央處理器 四個(gè) 16位的 段寄存器 ，用來(lái)存放主存段地址 (代 碼段 CS，數(shù)據(jù)段 DS，堆棧段 SS，附加段 ES)。另 外三個(gè) 16個(gè)寄存器 BP(基數(shù)指針 )、 SI(源變址 )、 DI(目 的變址 )用來(lái)增加幾種尋址方式，從而能更靈活的尋找 指令指針 IP的功能相當(dāng)于一般機(jī)器的程序計(jì)數(shù)器 PC，但是 IP要與代碼分段寄存器 CS相配合才能形成 真正的物理地址。 寄存器能處理 16位數(shù)據(jù)，所以最上面 4個(gè)寄存器是 16位數(shù)據(jù)寄存器，用以暫存 16位的操作數(shù)。 圖 8088 CPU的內(nèi)部結(jié)構(gòu) 中央處理器 CPU從功能上來(lái)說(shuō)分成兩大部分 : 總線接口單元 BIU： 負(fù)責(zé)與存儲(chǔ)器和外圍設(shè)備接口 。它有 20條地址線，所以直接尋址能力達(dá)到 1M字節(jié)。 Intel 8088 CPU 中央處理器 Intel 8088是一種通用的準(zhǔn) 16位微處理器，其內(nèi)部結(jié)構(gòu)為 16位，與外部交換的數(shù)據(jù)為 8位。由于數(shù)據(jù)總線、地址總線與 CPU相連的緩沖寄存器都是三態(tài)的，以后我們將會(huì)知道，這種邏輯結(jié)構(gòu)對(duì)直接內(nèi)存訪問(wèn)來(lái)說(shuō)是方便的。 中央處理器 為了與外界交換數(shù)據(jù)， CPU通過(guò)數(shù)據(jù)緩沖寄存器與雙向數(shù)據(jù)總線 D0—D7相連。狀態(tài)碼寄存器用來(lái)指出在 ALU中操作的結(jié)果，以便在條件轉(zhuǎn)移時(shí)使用。這意味著在主存中的任何位置，都可設(shè)置先進(jìn) 后出的堆棧。此外還有一個(gè) 8位的數(shù)據(jù)緩沖寄存器和一個(gè) 16位 的地址緩沖寄存器。時(shí)鐘脈沖采用兩相 (φ1， φ2)，主頻為 1MHz，由外面加入CPU。 中央處理器 （ LDAR微命令的產(chǎn)生邏輯） （ LDDR微命令的產(chǎn)生邏輯） （ LDIR微命令的產(chǎn)生邏輯） 傳統(tǒng)的 CPU M6800 CPU Intel 8088 CPU IBM 370系列 CPU Intel 80486 CPU 中央處理器 M6800 CPU 中央處理器 M6800CPU的邏輯框圖如下： 中央處理器 M6800CPU是一個(gè)比較典型的單總線結(jié)構(gòu)的微理器，它通過(guò)內(nèi)部的一條總線將微處理器內(nèi)部的各個(gè)邏輯部件連接起來(lái)，而外部總線將 CPU與外面的部件連接起來(lái)。T3 LDIR=M1 LDDR=M1T4+M2(ADD+STA+JMP) 中央處理器 [例 4] 上圖中五條指令的微操作控制信號(hào)舉例。 中央處理器 設(shè)計(jì)微操作控制信號(hào)的方法和過(guò)程是 : 根據(jù)所有機(jī)器指令流程圖，尋找出產(chǎn)生同一個(gè)微 操作信號(hào)的所有條件，并與適當(dāng)?shù)墓?jié)拍電位和節(jié)拍脈 沖組合，從而寫(xiě)出其布爾代數(shù)表達(dá)式并進(jìn)行簡(jiǎn)化，然 為了防止遺漏，設(shè)計(jì)時(shí)可按信號(hào)出現(xiàn)在指令流程 圖中的先后次序書(shū)寫(xiě)，然后進(jìn)行歸納和簡(jiǎn)化。 中央處理器 在微程序控制器中，微操作控制信號(hào)由微 指令產(chǎn)生，并且可以重復(fù)使用。為了改變這種情況，在設(shè)計(jì)短指令 流程時(shí)可以跳過(guò)某些節(jié)拍。（ 見(jiàn)教材 P185） 中央處理器 中央處理器 圖 硬布線控制器的指令周期流程圖 由于采用同步工作方式，長(zhǎng)指令和短指令對(duì)節(jié)拍時(shí) 間的利用都是一樣的。因?yàn)樵谝粋€(gè)指令周期中要順序執(zhí) 行一系列微操作，需要設(shè)置若干節(jié)拍電位來(lái)定 時(shí)。 硬布線控制器的一般結(jié)構(gòu)如圖： 中央處理器 中央處理器 圖 硬布線控制器結(jié)構(gòu)方框圖 來(lái)自指令操作碼（ OP）譯碼器的輸出 Im； 來(lái)自執(zhí)行部件的反饋信息 Bj 來(lái)自時(shí)序產(chǎn)生器的時(shí)序信號(hào)，包括節(jié)拍電位信號(hào) M和節(jié)拍脈沖信號(hào) T 邏輯網(wǎng)絡(luò) N的輸出信號(hào) 就是微操作控制信號(hào)，它用來(lái)對(duì)執(zhí)行部件進(jìn)行控制。一旦控制部件構(gòu)成后，除非重新設(shè) 計(jì)和物理上對(duì)它重新布線，否則要想增加新的控制功能 是不可能的。 硬布線控制器 硬布線控制器是早期設(shè)計(jì)計(jì)算機(jī)的一種方法。 采用動(dòng)態(tài)微程序設(shè)計(jì)時(shí)，微指令和微程序可以根 據(jù)需要加以改變，因而可在一臺(tái)機(jī)器上實(shí)現(xiàn)不同類型 的指令系統(tǒng)。 如果對(duì)應(yīng)于一臺(tái)計(jì)算機(jī)的機(jī)器指令只有一組微程 序，而且這一組微程序設(shè)計(jì)好之后，一般無(wú)須改變而 且也不好改變，這種微程序設(shè)計(jì)技術(shù)稱為 靜態(tài)微程序 設(shè)計(jì) 。 (4) 水平型微指令用戶難以掌握，而垂直型微指 令與指令比較相似，相對(duì)來(lái)說(shuō)，比較容易掌 握。 15 13 12 4 3 0 011 D 測(cè)試條件 中央處理器 (1) 水平型微指令并行操作能力強(qiáng)，效率高，靈 (2) 水平型微指令執(zhí)行一條指令的時(shí)間短，垂直 (3) 由水平型微指令解釋指令的微程序，有微指 令字較長(zhǎng)而微程序短的特點(diǎn)。 9位 D字段不足以表示一個(gè)完整的微地址，但可以用來(lái) 替代現(xiàn)行 μPC的低位地址。存儲(chǔ)器編址是指按規(guī) 定的尋址方式進(jìn)行編址。左、右輸入源編址可指定 31種信 息源之一。 13—15 位為微操作碼 (下同 )，源寄存器和目標(biāo)寄存器編址各 5 位，可指定 31個(gè)寄存器。下面舉 4條垂直 型微指令的微指令格式加以說(shuō)明。它有操作碼，在 一條微指令中只有 1—2個(gè)微操作命令，每條微指令的 功能簡(jiǎn)單，因此， 實(shí)現(xiàn)一條機(jī)器指令的微程序要比水 平型微指令編寫(xiě)的微程序長(zhǎng)得多 。 操作控制字段 判別測(cè)試字段 下地址字段 中央處理器 在微指令中設(shè)置微操作碼字段，采用 微操作碼 編 譯法，由微操作碼規(guī)定微指令的功能，稱為 垂直型微 指令 。 中央處理器 一次能定義并執(zhí)行多個(gè)并行微操作命令的微指 令，叫做 水平型微指令 。 中央處理器 微指令格式 中央處理器 微指令的編譯方法是決定微指令格式的主 要因素。CIR0IR1IR2IR3IR4IR5IR0IR1IR2IR3CIR4IR5由于修改 μA5μA0內(nèi)容具 有很大靈活性，現(xiàn)分配如下： (1)用 P1和 IR3IR0修改 μA3μA0；（ 實(shí)現(xiàn) 16路 分支 ） (2)用 P2和 C修改 μA0； （ 實(shí)現(xiàn) 2路分支 ） (3)用 P3和 IR5， IR4修改 μA5， μA4。現(xiàn)有三種情況： (1) 執(zhí)行 “ 取指 ” 微指令后，微程序按 IR的 OP字段 (IR3IR0)進(jìn)行 16路分支； (2) 執(zhí)行條件轉(zhuǎn)移指令微程序時(shí)，按進(jìn)位標(biāo)志 C 的狀態(tài)進(jìn)行 2路分支； (3) 執(zhí)行控制臺(tái)指令微程序時(shí)，按 IR4， IR5的狀 態(tài)進(jìn)行 4路分支。 多路轉(zhuǎn)移方式的特點(diǎn) 是 ：能以較短的順序控制字 段配合，實(shí)現(xiàn)多路并行轉(zhuǎn)移，靈活性好，速度較快， 但地址轉(zhuǎn)移邏輯需要用組合邏輯電路來(lái)實(shí)現(xiàn)。 在 多路轉(zhuǎn)移 方式中：當(dāng)微程序不產(chǎn)生分支時(shí)，后 繼微地直接由微指令的順序控制字段給出；當(dāng)微程序 出現(xiàn)分支時(shí)，有若干 “ 后選 ” 微地址可供選擇：即按順 序控制字段的 “ 判別測(cè)試 ” 標(biāo)志和 “ 狀態(tài)條件 ” 信息來(lái)選 擇其中一個(gè)微地址。但是多路并行轉(zhuǎn)移功 能較弱，速度較慢，靈活性較差。為此，順序執(zhí)行的微指令序列就必須安排在 控制存儲(chǔ)器的連續(xù)單元中。 在這種方法中，微地址寄存器（ 181。通常，產(chǎn)生 后繼微地址有兩種方法： 中央處理器 這種方法與用