【正文】 最后敬請(qǐng)各位專家、老師和同學(xué)對(duì)論文 的不足和謬誤之處 提出寶貴的指導(dǎo)意見(jiàn)和建議 ，謝謝 。 更重要的是，這一次畢業(yè)設(shè)計(jì)讓我學(xué)會(huì)了如何面對(duì) 艱難 、如何別人合作和 交流、如何獨(dú)立思考和應(yīng)對(duì)不確定問(wèn)題。另外，我 深深的感覺(jué)到 ： 從事研發(fā)和設(shè)計(jì)的相關(guān)工作 ， 必須 要保持 勤奮、踏實(shí)、 認(rèn)真、不放棄 的 學(xué)習(xí) 態(tài)度， 堅(jiān)持這種態(tài)度才能讓自己的學(xué)習(xí)和工作做得更好 。因?yàn)橛布酒?I/O 口數(shù)量 實(shí)在無(wú)法滿足相關(guān)需求 ，在 硬件測(cè)試過(guò)程中不得不刪除了 一部分軟件 調(diào)試 中的功能， 比如 由三行道改為了雙行道 ， 但是這并不意味著該系統(tǒng)功能在軟件仿真上不能實(shí)現(xiàn) 。 效果展示 如下圖所示，這就是硬件運(yùn)行后的效果圖， 基于 FPGA的交通燈設(shè)計(jì) 25 圖 效果圖 1 基于 FPGA的交通燈設(shè)計(jì) 26 總結(jié) 利用網(wǎng)絡(luò)和圖書(shū)館的有效資源， 并且參考閱讀了很多的資料，并進(jìn)行仔細(xì)分析和研究 ， 充分驗(yàn)證后作出了相關(guān)的設(shè)計(jì)思路 ； 最后按照該方案 ， 通過(guò)向同學(xué)老師請(qǐng)教 ， 最終完成了這個(gè)課題任務(wù) 。 S1 狀態(tài) : 一條直行道路 亮 黃燈 、 另一條亮紅燈 。 每一組紅綠燈的狀態(tài)指示方式如下 ： S0: 直行道路點(diǎn)亮綠的，另一直行道路顯示紅燈 。 當(dāng)直行方向允許通車后 ， WE 將被置高 ， 系統(tǒng)被切換值 S4 模式 ， 同樣 S4 狀態(tài) 解除 后 ， 系統(tǒng) 切換至S1 模式 。 SPC是一種緊急的控制信號(hào)，一旦該信號(hào)電平置高后系統(tǒng)自動(dòng)切換至 S6狀態(tài) ， 該狀態(tài)解除后 ， 系統(tǒng)將被初始化，自動(dòng)變?yōu)?S0。 四種狀態(tài)的 運(yùn)行 模式 為 S0→ S1→ S2→S3,S3 結(jié)束后 ，返回到 S0 狀態(tài)，整個(gè) 運(yùn)行 周期 連續(xù)為 60s。 另外由 VHDL 語(yǔ)言 在相關(guān)開(kāi)發(fā)系統(tǒng)板上對(duì)所以燈的開(kāi)關(guān)進(jìn)行系統(tǒng)合理的控制 ， 使得所有顏色的燈按照一定規(guī)律循環(huán)亮和滅。 實(shí)現(xiàn)紅黃綠燈的 智能控制和管理系統(tǒng)的廣泛運(yùn)用 是 目前現(xiàn)代城市構(gòu)建智能交通 指揮疏導(dǎo)系統(tǒng)的重要研究課題 。 end 基于 FPGA的交通燈設(shè)計(jì) 23 4 實(shí)物模型展示 實(shí)物模型介紹 圖 交通燈 模型圖 如圖 所示，這就是本文設(shè)計(jì)的一個(gè)智能交通等的大致模型，從圖上可以看出， 每一個(gè)路口有三個(gè)指示和兩個(gè) 行人 指示燈。d1。d0。d1。 if(scountb39。b1) begin if(tb=50000000) begin tb=39。d0。d2。 end control。 end if。 dled=display(sn_secondL)。 dled=display(sn_secondH)。 dled=X00。 dled=X00。 dled=X00。 dled=X00。 dled=display(ew_secondL)。 dled=display(ew_secondH)。 ew_secondL:=0。 下一狀態(tài)的紅燈 when others = ew_state=ew_red。 ew_secondH:=8。 ew_secondL:=5。 下一狀態(tài)的左轉(zhuǎn)燈 when ew_turnl =ew_state=ew_yellow1。 ew_secondH:=2。下面結(jié)合實(shí)際的程序來(lái)加以說(shuō)明。進(jìn)程 P6 實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換和產(chǎn)生狀態(tài)轉(zhuǎn)換的控制信號(hào) (load)，進(jìn)程 P7 產(chǎn)生次態(tài)信號(hào) (next_state)和信號(hào)燈輸出信號(hào) (FRFY FG FR FY2 和 FG2)，以及每一個(gè)狀態(tài)的時(shí)間值 (即計(jì)數(shù)器的預(yù)置數(shù) )和下一個(gè)狀態(tài)。 6 個(gè)輸出信號(hào) (對(duì)應(yīng)兩組紅黃綠燈， FR FY1 和 FG1 為主干道紅黃綠燈信號(hào)， FR FY2 和 FG2 為支干道紅黃綠燈信號(hào) )。 3. 編程完畢后，就開(kāi)始進(jìn)行編譯程序進(jìn)行調(diào)試 。 基于 FPGA的交通燈設(shè)計(jì) 17 Quartus II 的設(shè)計(jì)流程介紹 如圖 所示就是 Quartus II 的設(shè)計(jì)流程圖， 圖 設(shè)計(jì)流程圖 該軟件開(kāi)發(fā)平臺(tái)的 具體的操作 過(guò)程如下所示 ： 1. 首先，進(jìn)行設(shè)計(jì)之前，需要 建立 一個(gè) 工作庫(kù) 的 文件夾和 并且新建相關(guān)的 編譯設(shè)計(jì) 和程序編寫(xiě) 的文件。另外，其具有強(qiáng)大的編譯和分析功能，特別是在處理復(fù)雜邏輯運(yùn)算時(shí)，可以直接調(diào)用其內(nèi)嵌的大量的處理工具。 該軟件開(kāi)發(fā)平臺(tái)進(jìn)一步 改進(jìn)了 系統(tǒng)模塊工具中 的 LogicLock 模塊 分析和 設(shè)計(jì)功能， 另外也增加了 FastFit 編譯 的選項(xiàng)。 比如支持 Synplify pro、 Lenoardo Specturn 以及 Modelsem 等第三方 EDA 工具來(lái)完成設(shè)計(jì)任務(wù)和仿真 。 Quartus II 兼容 Altera 的 相關(guān) IP 核， 同時(shí)內(nèi)嵌 了 LPM/MegaFunction 宏 定義的 功能模塊 底層庫(kù)， 這樣 用戶 很容易調(diào)用相關(guān)的函數(shù)模塊進(jìn)行編程設(shè)計(jì) ， 對(duì)用戶而言更加簡(jiǎn)單和方便。 基于 FPGA的交通燈設(shè)計(jì) 15 圖 整個(gè)指示電路 基于 FPGA的交通燈設(shè)計(jì) 16 3 軟件設(shè)計(jì) 軟件開(kāi)發(fā)平臺(tái)介紹 在本次畢業(yè)設(shè)計(jì)中，主要運(yùn)用 的 軟 件開(kāi)發(fā)環(huán)境是 Quartus II， Quartus II 是 Altera 公司的新一代功能跟強(qiáng)大的綜合性 PLD 開(kāi)發(fā)軟件，支持原理圖、 VHDL、 Verilog HDL 以及 AHDL 語(yǔ)言 等多種 不同設(shè)計(jì) 形式和方法 ， 其 內(nèi) 部它本身獨(dú)立的 綜合器以及 獨(dú)立高效 仿真器，能夠進(jìn)行 從 程序 設(shè)計(jì)輸入到 相關(guān) 硬件 的設(shè)置和模擬仿真等 設(shè)計(jì)流程。 假如系統(tǒng)能夠達(dá)到分頻 50M， 這時(shí)在仿真圖上是根本觀察不了的，也就無(wú)法進(jìn)行準(zhǔn)確的驗(yàn)證和測(cè)試 ， 所以在仿真的時(shí)候 ， 最好是將分頻系數(shù)調(diào)小一些 ， 大約 20 分頻 就可以了 ，基于 FPGA的交通燈設(shè)計(jì) 14 這時(shí)候就可以很清楚的從圖中 得到并 分析 對(duì)時(shí)鐘輸入信號(hào)的分頻了 ，如圖 所示， Reset 是復(fù)位信號(hào)， CLK_50MHz 是輸入時(shí)鐘頻率， CLK_1Hz 是輸出時(shí)鐘頻率，從圖中可以看出，輸出頻率CLK_1Hz 確實(shí)是輸入時(shí)鐘頻率 CLK_50MHz 的 20 分頻。 由于采用的 FPGA 芯片的時(shí)鐘頻率是50MHz，需要將其分頻為 1Hz。 但是 ， 如何系統(tǒng)檢測(cè) 發(fā)現(xiàn)了 特殊 狀況 （ EMI =‘ 1’） 的出現(xiàn)時(shí) ， 計(jì)數(shù)器將會(huì)迅速暫停工作 ， 此時(shí)本 系統(tǒng) 的 復(fù)位信號(hào) RESET 將命令計(jì)數(shù)器強(qiáng)制清零 。 這里 要求 的開(kāi)發(fā)板上必須要設(shè)定一個(gè)計(jì)數(shù)器，且計(jì)數(shù)值 為 060。 同時(shí) ， 目前 FPGA 元器件的快速進(jìn)步 ， 編程設(shè)計(jì) 和 原理 圖電路 設(shè)計(jì) 等設(shè)計(jì)平臺(tái) 的 快速發(fā)展 和 進(jìn)步 ， FPGA 的設(shè)計(jì)方式越來(lái)越受到關(guān)注和運(yùn)用 ?？梢杂肰HDL 語(yǔ)言合理設(shè)計(jì)系統(tǒng)功能，使紅黃綠左轉(zhuǎn)燈的轉(zhuǎn)換有一個(gè)準(zhǔn)確的時(shí)間間隔和轉(zhuǎn)換順序 。而且要求綠燈亮轉(zhuǎn)紅燈亮或者轉(zhuǎn)左轉(zhuǎn)燈亮之前要先轉(zhuǎn)黃燈亮 5 秒，左轉(zhuǎn)燈亮轉(zhuǎn)紅燈亮之前也要先轉(zhuǎn)黃燈亮 5 秒，紅燈亮可以直接轉(zhuǎn)綠燈或左轉(zhuǎn)燈亮（四種燈的循環(huán)順序如圖 所示）。 圖 步驟四：創(chuàng)建完成后，在窗口的左邊會(huì)出現(xiàn)如下控制臺(tái)，如圖 所示 ： 圖 步驟五：如圖 所示，將鼠標(biāo)移動(dòng)至項(xiàng)目工程圖標(biāo)處，單機(jī)鼠標(biāo)左鍵，在彈出下拉菜單中選擇“ add new to Project” 選項(xiàng)，在彈出的菜單中，就可以添加原理圖和 PCB 制作圖板了，如圖所示： 基于 FPGA的交通燈設(shè)計(jì) 10 圖 在選擇“ schematic”，就是添加原理圖制作文件，如圖 所示為原理圖制作窗口： 圖 自此就可以開(kāi)始設(shè)計(jì)原理圖了。 硬件開(kāi)發(fā)環(huán)境平臺(tái)搭建 上一節(jié)筆者介紹本次硬件設(shè)計(jì)的軟件為 Altium Designe ， 下面筆者簡(jiǎn)單介紹 AD14 如何建立工程項(xiàng)目工程。 Altium Designer 不僅擁有強(qiáng)大的 PCB 設(shè)計(jì)能力，而且還有強(qiáng)大的邏輯仿真分析能力，是一款特別適合初學(xué)者使用的 PCB 繪制軟件。 Altium Designer 開(kāi)發(fā)工具 全面 包括 繼承包括 Protel 99SE、 Protel DXP 在內(nèi)的 以前相關(guān)版本的相關(guān)功能和優(yōu)勢(shì)外 ， 繼續(xù)添加了一些新的創(chuàng)新的功能， 該平臺(tái)拓寬了板級(jí)設(shè)計(jì)的傳統(tǒng)界面，全面集成了FPGA 設(shè)計(jì)功能和 SOPC 設(shè)計(jì)實(shí)現(xiàn)功能，從而允許工程設(shè)計(jì)人員能將系統(tǒng)設(shè)計(jì)中的 FPGA 與 PCB 設(shè)計(jì)及嵌入式設(shè)計(jì)集成在一起。 AD14 是 Altium Designer 是原 Protel 軟件開(kāi)發(fā)商 Altium 公司推出的一體化的電子產(chǎn)品開(kāi)發(fā)系統(tǒng)，主要運(yùn)行在 Windows 操作系統(tǒng)。在每個(gè)方向上均設(shè)