eda課程設計--頻率計(參考版)
2025-06-10 15:35本頁面
【正文】 end bhv。 d4=conv_std_logic_vector(x4,4)。 d2=conv_std_logic_vector(x2,4)。 end if。 x3:=z/c。 x2:=y/b。 else x1:=qi/a。x3:=0。)then x1:=0。 begin if(rst=39。 山東建筑大學信息與電氣工程學院課程設計說明書 XV constant c:integer:=10。 architecture bhv of bcd is begin process(qi) constant a:integer:=1000。 d1,d2,d3,d4:buffer std_logic_vector(3 downto 0))。 entity bcd is port(qi:in integer range 0 to 10000。 use 。 BCD 轉(zhuǎn)換 u5： library ieee。 end process。039。 n:=0。039。 end if。 end if。139。 m:=n。139。stable)then if(fb39。 variable m:integer range 0 to 10000。 end js。 g5:out std_logic。 山東建筑大學信息與電氣工程學院課程設計說明書 XIV use 。 end bhv。 end if。 count:=0。)then count:=count+1。event and clki=39。 architecture bhv of sz is begin process(clki) variable count:integer range 0 to v。 clko:buffer std_logic)。 entity sz is generic (v:integer:=8)。 時鐘程序 u3： library ieee。 end process。 fb0=di。g4=39。g3=39。g2=39。)then g1=39。 elsif(k4=39。039。139。039。039。139。 fb0=bi。g4=39。g3=39。g2=39。)then g1=39。 elsif(k2=39。039。039。039。139。139。039。039。039。039。039。139。 end wx。 g1,g2,g3,g4:out std_logic。 entity wx is port(ai,bi,ci,di,rst:in std_logic。 位選程序 u2： library ieee。 end process。 end if。 if(nu2=500)then do=not do。 nu1:=0。 end if。 if(nu=5)then bo=not bo。nu1:=nu1+1。139。 begin if(fb139。 architecture bhv of fp is begin ao=fb1。 ao,bo,co,do:buffer std_logic)。 use 。 end bhv。 山東建筑大學信息與電氣工程學院課程設計說明書 XII u4:js port map(fb=s0,clk=s1,g5=g5,q=p0)。 u2:wx port map(k1=k1,k2=k2,k3=k3,k4=k4,ai=h0,bi=h1,ci=h2,di=h3, rst=rst,fb0=s0,g1=g1,g2=g2,g3=g3,g4=g4)。 end ponent。 rst:in std_logic。 end ponent。 g5:out std_logic。 end ponent。 ponent sz is port(clki:in std_logic。 fb0:out std_logic)。 k1,k2,k3,k4:in std_logic。 end ponent。 ponent fp is port(fb1:in std_logic。 signal s0,s1,s2:std_logic。 end plj。 g1,g2,g3,g4,g5:out std_logic。 entity plj is port(fb,clk,rst:in std_logic。 use 。在實驗的進行中也出現(xiàn)了很
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