eda頻率計(jì)課程設(shè)計(jì)報(bào)告(參考版)
2025-05-17 18:55本頁面
【正文】 end。 end if。139。 architecture one of reg4b is begin process(load,din) begin if load39。 dout:out std_logic_vector(3 downto 0))。 entity reg4b is port (load:in std_logic。 use 。 end 。 load=not div2clk。 end if。 else clr_t=39。)then clr_t=39。and div2clk=39。 process (clk ,div2clk) begin if( clk=39。 end if 。139。 begin process(clk) begin if clk39。 end。 clr_t:out std_logic。 entity testpl is port(clk:in std_logic。 use 。 end。 end if。 else c10=39。 process(q) begin if q=1001 then c10=39。 end if。 1 end if。 then if (q9) then q=q+1。 then if en=39。event and clk=39。 then q=0000。 architecture one of count10 is begin process (clk,clr) begin if clr=39。 c10:out std_logic)。 entity count10 is port(clr,clk,en:in std_logic。 use 。當(dāng)然 ，在這個(gè)設(shè)計(jì)的過程中也出現(xiàn)了一些問題，比如說測頻控制信號發(fā)生器的原理，開始看一直看不懂，后來向高老師詢問才最終得
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