vhdl語言與eda課程設(shè)計-數(shù)字頻率計(參考版)
2024-09-06 20:40本頁面
【正文】 。 b2v_inst3 : control PORT MAP(clk = clk, cen = SYNTHESIZED_WIRE_1, rst = SYNTHESIZED_WIRE_0, load = SYNTHESIZED_WIRE_2)。 BEGIN b2v_inst : t10_8 PORT MAP(fx = fx, rst = SYNTHESIZED_WIRE_0, ena = SYNTHESIZED_WIRE_1, d = SYNTHESIZED_WIRE_3)。 signal SYNTHESIZED_WIRE_2 : STD_LOGIC。 signal SYNTHESIZED_WIRE_0 : STD_LOGIC。 load : OUT STD_LOGIC )。 cen : OUT STD_LOGIC。 end ponent。 13 d : IN STD_LOGIC_VECTOR(31 downto 0)。 end ponent。 ena : IN STD_LOGIC。 ARCHITECTURE bdf_type OF top IS ponent t10_8 PORT(fx : IN STD_LOGIC。 out1 : OUT STD_LOGIC_VECTOR(31 downto 0) )。 ENTITY top IS port ( clk : IN STD_LOGIC。 USE 。最后，我要向在百忙之中抽時間對本文進行審閱的老師表示感謝 ，同時，也要感謝本設(shè)計小組的同學(xué)， 不僅使我完成了實驗，還 從中學(xué)到了許多寶貴的知識，增長了我計算機方面的技能。 在此我謹(jǐn)向在 課程 設(shè)計過程中給予我很大幫助的老師、同學(xué)們致以最誠摯的謝意 。希望學(xué)校以后多安排一些類似的實踐環(huán)節(jié)，讓同學(xué)們學(xué)以致用。本次設(shè)計課不僅僅培養(yǎng)了我 們實際操作能力，也培養(yǎng)了我們靈活運用課本知識，理論聯(lián)系實際，獨立自主的進行設(shè)計的能力。 10 與致謝 通過 兩 周 的緊張工作，最后完成了我的設(shè)計任務(wù) —— 基于 VHDL 語言的 數(shù)字頻率計的 設(shè)計 。 通過對上面一組已知頻率的信號進行測試，結(jié)果表明該頻率計能準(zhǔn)確地測出輸入信號的頻率并正確表示，精確度為 100%。 CLK 為基準(zhǔn)頻率輸入端 。 圖 6 數(shù)字頻率計引腳鎖定 在面包板上按照管腳鎖定插上八個七段數(shù)碼管，并于實驗板上相應(yīng)的管腳相連接，實驗板插電后，給輸入端加入被測信號和使能控制信號，就可以進行硬件測試了。但由于結(jié)構(gòu)還比較簡單，有待進一步完善。當(dāng) CORNA 為高電平時，允許計數(shù)；為底電平時停止計數(shù)，并保持所計脈沖數(shù)。 測控信號發(fā)生器 CORNA的設(shè)計：頻率測量的基本原理是計算每秒待測信號的 脈沖個數(shù)。 將程序下載 Cyclone 系列芯片中，同時在 EDA 試驗箱上進行硬件驗證。 end process。 then q=d。event and clk=39。 architecture one of latch8 is begin process(clk,d) variable cqi:std_logic_vector(31 downto 0)。 q:out std_logic_vector(31 downto 0))。 entity latch8 is port(d:in std_logic_vector(31 downto 0)。 —— 鎖存器 use 。 主要的設(shè)計程序如下。 end architecture one。 u7:t10 port map(fx=e(5),rst=rst,ena=ena,cout=e(6),outy=d(27 downto 24))。 u5:t10 port map(fx=e(3),rst=rst,ena=ena,cout=e(4),outy=d(19 downto 16))。 u3:t10 port map(fx=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8))。 begin u1:t10 port map(fx=fx,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0))。 end ponent。 —— 引腳功能模塊 cout: out std_logic。 end entity。 entity t10_8 is port(fx,rst,ena:in std_logic。 library ieee。 end process。 end if。)。 then cqi:=(others =39。 elsif ena=39。139。)。 elsif cqi=9 then cqi :=(others =39。cout=39。139。139。 elsif fx39。039。139。 architecture behv of t10 is —— 語句說明 begin —— 功能描述語 句 6 process (rst,ena,fx) variable cqi :std_logic_vector(3 downto 0)。 outy :out std_logic_vector(3 downto 0
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