【正文】 多周期處理器 多周期處理器相對單周期執(zhí)行效率高，一條指令在若干個。由于 Register 和 DataMemory 兩個單元需要有寄存器或 RAM 的寫操作，只憑靠組合邏輯并不能完成，設計者采用時鐘下降沿作為這兩個部件的時鐘觸發(fā)信號，以便于寫入正確的數據。圖中采用最少的器件單元實現處理器的基本功能，能夠運行預先設計的指令。為 1 時，符號擴展；為 0 時， 0 擴展。 （ 8） WRITEREG：為 1 時寫入寄存器堆，目的寄存器號是由 REGDES 選出的 rt或 rd，寫入數據是由 MEMTOREG 選出的存儲器數據或 ALU 的輸 出結果。 （ 6） MEMTOREG：為 1 時，選擇存儲器數據；為 0 時，選擇 ALU 輸出的數據。 （ 5） WRITEMEM：為 1 時寫入存儲器。 （ 3） BRANCH：為 1 時，選擇轉移目標地址；為 0 時，選擇 PC +4（圖中的 NPC）。單周期處理器最小實現系統(tǒng)可表示為如圖 所示， 圖 ：單周期頂層結構圖 （ 1） ALUSRCB：為 1 時，選擇擴展的立即數；為 0 時，選擇寄存器數據。單周期處理器時序示意如圖 。 單周期 CPU 在每個 CLK 上升沿時更新 PC，并讀取新的指令。每個時鐘上升沿到來時更新 PC 地址，同時在上升沿到來前，要完成上一條指令的所有譯碼工作，整個指令運行階段，除了一個上升沿能觸發(fā)寄存器外，還有一個下降沿觸發(fā)，除此之外都采用組合邏輯解決，所以寫回操作還有讀寄存器堆操作，都采用了下降沿觸發(fā)技術。 單周期處理器 單周期處理器時鐘周期的上升沿到來時會在指令存儲器中取出一條新指令執(zhí)行，每條指令在一個時 鐘周期內完成，在設計時要充分考慮程序指令的運行時間，將處理器的時鐘周期與運行耗時最長的指令保持一致，以免時序紊亂。Hff（如果立即數大于指令表示范圍，要采用移位指令，分高字節(jié)和低字節(jié)進行響應的運算），如表所示的指令都是自行設計的指令格式，不同于 MIPS指令，屬于設計者為 ASIP 定制的一些新指令。只要是在相同的 ISA 下編寫的程序，都能在基于相同指令集結構的處理器上運行。 偽直接尋址：轉移地址被跳轉執(zhí)行產生時執(zhí)行此操作。 PC 相對尋址： PC 的相對值是常數，在轉移指令計算轉移地址時執(zhí)行此操作。 MIPS ISA 尋址方式，具體如圖 所示， 立即數尋址：操作數是一個常數 ，常數的值存儲在指令本身中。 SA（ Shift Amount）由移位指令使用，定義移位位數。 圖 ： MIPS 指令格式表 如圖 所示，指令格式中的 OP（ OPeration）是指令操作碼， RS（ Register Source）是源操作數的寄存 器號， RD（ Register Destination）是目的寄存器號， RT（ Register Target）既可為源寄存器號，又可為目的寄存器號，由具體的指令決定。 在數據類型上，包括基本的 BYTE， WORD 和 DWORD。 表 ：寄存器堆規(guī)范 寄存器編號 助記符 用途 $0 zero 常數 0 $1 at 匯編暫存寄存器 $2 $3 v0,v1 存儲執(zhí)行結果 $4$7 a0a3 過程調用的前幾個參數 $8$15 t0t7 可以作為程序中的臨時變量不需要初始化 3 基于 OTA的 ASIP 架構研究 17 $16$23 s0s7 可以作為 程序中的臨時變量需要初始化 $24 $25 t8 t9 可以作為程序中的臨時變量不需要初始化 $26 $27 k0 k1 保留給操作系統(tǒng)，通常被中斷或例外用來保存參數 $28 gp 全局指針 $29 sp 堆棧指針 $30 s8/fp 作為程序指令的幀指針地址存儲器 $31 ra 過程返回地址 MIPS ISA 格式規(guī)范 MIPS 的指令集設計分為 R 型、 I 型和 J 型三類指令，具體功能如下， 當遇到 j 類指令時，會 31 號寄存器會存儲跳轉地址，設計者在編寫匯編指令程序時，要注意每個寄存器的具體功能，以免程序運行崩潰。 MIPS 寄存器堆規(guī)范 采用標準的 32 位寄存器堆，共 32 個寄存器，標號為 031。 MIPS 指令的尋址方式類型相對少。 MIPS 指令集的指令格式規(guī)整，指令長度都為 4 個字節(jié)，指令操作碼在相同的邏輯位置上（ 3）編譯器的開發(fā)周期短。 ASIP 指令集 ISA MIPS（ ISA 指令集）特點主要體現在，（ 1）指令結構清晰，只有 LOAD/STORE 指令執(zhí)行時需要訪問存儲器，而其他的指令設計在執(zhí)行時都不會訪問到存儲器。 OTA 通過不同的操作時數據在內部寄存器和功能單元之間傳輸，而 TTA 的編程則是體現在更低的層次，即數據傳輸層次上，通過這個優(yōu)勢，讓 ASIP 整體性能有所提高， OTA 相對 TTA 比較主流，于現在的主流嵌入式 CPU 的架構吻合，如 ARM， MIPS，等等，都是采用基于操作觸發(fā)體系架構的 CPU，在 TTA 中，數據傳輸網絡和功能單元是完全分開的，其流水線行為微結構中，傳輸網絡和功能單元是相對獨立的，這種架構適用編譯器調度，于 TTA 不同， OTA 架 構還是采用了典型的 RISC 結構的流水線微架構， RISC（ Reduced Instruction Set Computer），精簡指令系統(tǒng)計算機的五級流水線相對 CISC（ Complex Instruction Set Computer），復雜指令計算機，要結構清晰簡單，它的核心是簡化硬件設計，基于軟件技術的逐漸成熟，硬件上只需要執(zhí)行簡單的特定指令，其他的復雜指令由編譯軟件用簡單指令來組合而成。比如 DSP ASE 可以增強 MIPS 處理器的信號處理能力，該系列的推出，也有一種ASIP 架構的意味，在指令功能定制上有很強體現，非常值得 ASIP 設計者的關注。 3 基于 OTA的 ASIP 架構研究 15 3 基于 OTA的 ASIP 架構研究 當今計算機體系結構主要包括 CISC 和 RISC 兩種架構， RISC 是傳 統(tǒng)的 OTA 架構，TTA 體系結構也越來越流行 [55]，處理器效率的改進主要依賴于流水線執(zhí)行效率， ILP(指令級并行度 )探索，編譯器性能變強，其中 ILP 映射包括調度和資源分配兩個環(huán)節(jié)，它們既可以用硬件實現，也可以由軟件完成，硬件方法用于超標量體系結構，即硬件負責檢測操作間關聯性和資源沖突，其最大的問題是負責調度的硬件不易擴展，而流水線效率則取決于流水線設計描述模型，在時鐘頻率不變的條件下，描述模型越優(yōu)化，流水線的執(zhí)行效率也就越高，對單周期，多周期的 ASIP 體系結構描述，針對執(zhí)行部件的重用，描述流水線 ASIP 體系 結構。輸入的可執(zhí)行描述語言開始被編譯為控制 \數據流圖（ CDFG）設計表示 [53]，它表示出基本操作之間的控制和數據依賴關系，如圖 所示， 該行為相對應的 CDFG 中，如果算數運算使用的是多個 ALU 單元，而 算數運算能不能在一個控制步驟里完成，這是 ASIP 綜合過程中研究的核心課題之一，已經出現了各種各樣的算法，今年來， ASIP 綜合相關研究主要是關注使用更加實際的組件數據庫（ CDB）， CDB 存儲寄存器傳輸級組件 [54]，能在綜合過程中運用，而且能對其特性進行跟蹤觀測，具體方法是重新分配組件，在關鍵路徑上插入更快的組件，在非關鍵路徑上插入較慢的組件， CDB 中的某些組件，如存儲器和多路選擇器，通過標準宏單元來實武漢紡織大學碩士學位論文 現，其他組件，如 FSMD，則從行為描述綜合而得到，在物理設計過程中，共同組成一個 ASIP 組件，從而通過“描述 綜合”設計方式實現 ASIP 系統(tǒng)的綜合任務。在寄存器級，表示 ASIP、內存及用戶邏輯的微芯片，可采用行為綜合或高層次綜合技術進行綜合 [51]。 2ASIP 設計方法學 13 邏輯綜合 “描述 綜合”方法學可應用于若干抽象層次，在門級，功能和控制單元 可采用邏輯綜合方法進行綜合 [50]，例如，功能單元如 ALU、比較器及多路選擇器等，可用布爾方程描述，然后通過兩個階段進行綜合，第一個階段，稱為邏輯最小化，使布爾方程中“與”和“或”運算符的數量達到最小，同時滿足代價和時間約束。 Petri網 P/T 元基本關系類型 2ASIP 設計方法學 11 經典 petri網又稱條件 /事件系統(tǒng)（ C/E），稱為條件的庫所容量為 1，而變遷則稱為事件。 （ 6） Petri網的變遷，同時只能有一個變遷發(fā)生，但是變遷先后是隨機的。 （ 4）變遷的 fire 條件是，變遷（ Translation）元對象的每一個輸入庫所 Place 都有激活的 Token 值。 （ 2）兩個庫所之間不能直接由有向弧連接，中間應該有變遷元對象。 2Petri網的定義與特性 由于篇幅有限，在此僅僅給出一些經典的 petri 網模型的定義分析，經典的 petri 網由兩類元對象（庫所、變遷）、令牌、有向弧等組成，是基本的 Petri網，相比擴展的 Petri網其過程模型相對清晰，具體定義如下： Petri網的元對象： 圖 ：庫所（ place）元對象 圖 ：變遷（ transition）元對象 圖 ：有向?。?connection）元對象 有向?。?connection）元對象，有稱 Arc，指的是連接變遷和庫所兩者間的有向弧 如圖 ****所示，庫所中有初始化的令牌（ token），令牌處于激活狀態(tài)，是動態(tài)的，可以在兩個庫所之間進行條件變遷。 1Petri網概念 Petri網（ Petri Net）模型是一種面向狀態(tài)的模型，適合對交互的并發(fā)任務進行建模，這也是 Petri 網產生的初衷，起源正是為了描述一個相互作用分支系統(tǒng)， Petri 網產生在1962 年，被數學博士 提出，并以其名字命名， Petri 網是一套數學理論，理論中，定義由事件和條件這兩個概念組成系統(tǒng)。 FSM 分為 Mealy 型和 Moore 型兩種，兩者的區(qū)別在于 h（輸出函數）， Mealy 型狀態(tài)機的輸出值 h 是根據狀態(tài)和輸入值，但是 Moore 型狀態(tài)機則不同，僅僅只是依賴 FSM的狀態(tài)，這是兩者的本質區(qū)別。 描述模型 ASIP 中的系統(tǒng)結構部件有很多，例如在 EXE 流水階段的算數邏輯單元（ ALU），和在 ID 譯碼流水階段的中央控制器單元（ CU），采用“描述 綜合”的設計方法設計 ASIP的過程中，針對每一個部件的描述顯得尤為的重要，而且是必不可少的一個過程，同時2ASIP 設計方法學 9 對 ASIP 系統(tǒng)建模，這就涉及到了 ASIP 系統(tǒng)建模的模型，針對 ASIP 中狀態(tài)變遷，提出FSM 和 Petri網兩個典型模型， ASIP 系統(tǒng)的描述分為軟件描述，和硬件描述兩個方面，軟件描述涉及的是 ASIP 的 ADL 描述，將 ASIP 中每一個邏輯部件用 ADL 語言模型對其進行可執(zhí)行描述，硬件描述則是對 ASIP 的數據傳輸邏輯門電路等方面的 RTC 級別的門級電路描述，采用軟硬結合的設計，最終設計完成一個成熟的 ASIP 系統(tǒng)。 MDA 設計方法學，著重關注的是系統(tǒng)自動實現的高級建模制品，采用高級描述語言（ Platform Independent Models） PIMS，平臺無關模型 [46]，開發(fā)出更加精準的 模型支持代碼生成， PIMS 能轉換成 PSMS（ Platform Specific Models） [47]，平臺相關模型來實現， MDA 設計方法優(yōu)點在于模型易更新，而且適合迭代二次開發(fā)。系統(tǒng)設計，主要包括三個任務，分配，劃分，細化，應用與每個功能對象中，其中的關系如圖 所示， 功能描述，采用可執(zhí)行描述語言，遺棄傳統(tǒng)自然語言，在設計初期，能準確驗證系統(tǒng)。代碼綜合指的是將 ASIP 體系結構描述語言用硬件描述語言實現，即生成HDL(硬件描述語言 )核，最終形成目標代碼，調試成功后在板上運行的 RTC 邏輯電路。 ASIP(Applica tion Specific Instruction Processor)，是 RISC 技術領域發(fā)展產生的一門新興技術，隨著處理器設計后期綜合自動化技術的成熟， ASIP 的設計技術關注點逐漸發(fā)生改變，由于 ASIP 面向 特定的功能和領域，同時具備較為簡單的精簡指令集，也繼承了 RISC 簡單清晰的體系結構，擁有眾多優(yōu)勢，使得 ASIP 的設計動搖了傳統(tǒng)嵌入式處理器 (CISC)的地位， ASIP 對特定需求制定特定的指令，邏輯綜合選取特定的綜合部件，例如進行浮點運算功能，邏輯綜合階段，可選取支持浮點運算的 ALU 邏輯單元，對于特定的指令，邏輯綜合時， CU 單元也能定制選擇， ASIP 的設計技術有著非常大的前景，使用領域也越來越大。 2ASIP 設計方法學 7 2ASIP 設計方法學 嵌入式產品越來越偏向特定功能定制，專用指令集處理器，即 ASIP， Applica tion