【正文】 最后 我要 感謝 測光 學院和我的母校 — 南昌航空 大學 ， 四年來對我的大力栽培。相信沒有他 悉心的指導(dǎo)在硬件設(shè)計上，我的工作也不會如此順利。除了敬佩 柴 老師 深厚 的專業(yè)水平外，他 那 治學嚴謹 、 科學研究的精神 和那做事認真、負責的態(tài)度都 是我永遠學習的榜樣，并將積極影響我今后的學習和工作。 雖然柴 老師平日里工作繁多，但是 在我做畢業(yè)設(shè)計的每個階段，從 選題 到查閱資料， 從 設(shè)計草案的確定和修改 、 中期檢查 、 后期詳細設(shè)計 到 裝配草圖等整個過程都給予了我悉心的指導(dǎo)。 作為一個本科生，由于經(jīng)驗的匱乏， 在設(shè)計中存在著 許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)，以及一起 學習 的同學們的支持，想要完成這個設(shè)計是難以想象的。在接下來的時間里，作者將會對系統(tǒng)做出相應(yīng)的改進，使設(shè)計更加可靠，穩(wěn)定。并且隨著科技的發(fā)展，新傳感器的發(fā)明，新技術(shù)的應(yīng)用，在數(shù)據(jù)采集控制上，也一定會有新的創(chuàng)新出現(xiàn)。由于 FPGA 存在的軟件修改優(yōu)勢，可以在對硬件電路做出極小改動的情況下完成新的設(shè)計，因此本系統(tǒng)在工業(yè)上具備一定的使用價值。在系統(tǒng)速率和穩(wěn)定性方面仍需改進。部分模塊的任務(wù)還需要進步的改善。設(shè)計異步串行通信模塊，實現(xiàn) FPGA 與上位機的通訊。 本設(shè)計目前完成的任務(wù)是完成對溫度采集芯片 AD7416 的以及數(shù)模轉(zhuǎn)換芯片ADC0809 的調(diào)試。 (5) 通過 節(jié)的分析我們知道目前系統(tǒng) 占用了比較多的 IO 口，而底層的邏輯門電路則占用了 87%。 (3) FPGA 的配置方式使得系統(tǒng)軟件可以在線修改，這樣的好處就是可以對整個系統(tǒng)重新進行配置或者進行功能拓展，如果在將來有些需要增加的功能就不需要進行硬件方面的改動，只需要軟件修改即可。其精度為 攝氏度，符合本課題的設(shè)計需求。最后完成實際電路實現(xiàn)，通過采集的結(jié)果和系統(tǒng)板的運行情況表明，所設(shè)計的系統(tǒng)能夠滿足本課題的要求，由于時間的限制以及本人水平限制，在此并沒有完成對系統(tǒng)的優(yōu)化和串行通信顯示調(diào)試，由于系統(tǒng)在設(shè)計初已經(jīng)規(guī)劃好各芯片引腳，后續(xù)的工作只需要在 FPGA 軟件上增加控制模塊，也就是只需在軟件上進行擴展而不需要進行硬件方面的改動。首先經(jīng)過 FPGA 的模塊設(shè)計，并對軟件進行了仿真，在仿真平臺上實現(xiàn)了預(yù)期的溫度、電壓采集和異步串行通信的目標。分析結(jié)果顯示，系統(tǒng)工作正常，采樣結(jié)果基本正確。測試結(jié)果良好 ，基本達到要求。經(jīng)過測試發(fā)現(xiàn)，萬用表測量值與系統(tǒng)采樣電壓值基本相同，但系統(tǒng)采樣頻率響應(yīng)比較慢，影響了數(shù)據(jù)的采樣輸出，但是采樣的結(jié)果是正確的。 隨后進行了電壓采集測試。將手貼近 AD7416，我們發(fā)現(xiàn)溫度會很快上升（通過 LED 監(jiān)測）。或者說，它所監(jiān)測的溫度實際上是開發(fā)板表面溫度。通過觀察我們發(fā)現(xiàn)，我們采集得到的溫度與室溫（ 25 攝氏度）存在偏差。通過 Altera 數(shù)據(jù)手冊提供的關(guān)于Quartusll JTAG 配置步驟將編譯并且仿真 好的程序代碼文件通過 JTAG 接口燒寫進FPGA 的 SRAM 中．這里不是先將程序燒寫迸配置芯片 EPCS4，目的是為了防止程序不能達到預(yù)期的目的時，方便在線調(diào)試（ CPLD 具有帶電擦寫功能，因此 CPLD 同樣具備此優(yōu)勢）。經(jīng)過測試， FPGA 功能良好。將上述兩處錯誤糾正后，再次檢查無誤。通過檢測后發(fā)現(xiàn)， MAX232 芯片輸出異常。 硬件電路在焊接無誤的情況下，在系統(tǒng)上電后，使用數(shù)字萬用表以及示波器檢測芯片各引腳信號的準確性，檢查電源輸入插口，電 壓轉(zhuǎn)換芯片 MAX232 以及 FPGA各引腳的電壓。 在系統(tǒng)上電之前，要進行最基本的檢測，檢查是否存在有虛焊、電路等情況。 28 系統(tǒng)實現(xiàn) 在完成系統(tǒng)的硬件電路設(shè)計和軟件設(shè)計，并 在仿真，調(diào)試正確后就可以進行投板制作了。 圖 頂層設(shè)計綜合結(jié)果 本章小結(jié) 本章完成了對 FPGA 各模塊包括頂層設(shè)計的綜合仿真，并將各模塊連同頂層模塊下載測試。這表明我們的設(shè)計還能夠進一步進行優(yōu)化，使設(shè)計的功能能夠進一步強化，占用資源卻進一 27 步減小。綜合器綜合的結(jié)果如圖 所示。因此在硬件設(shè)計時，將串口通信的結(jié)果通過 8 個發(fā)光二極管來輔助顯示，以此來實現(xiàn)最初的設(shè)定目標。分析其原因，在于針對溫度和電壓的顯示，其周期相對較長，刷新頻率只需設(shè)定在 2Hz。 圖 串口調(diào)試界面 26 頂層設(shè)計仿真與調(diào)試結(jié)果 系統(tǒng)頂層設(shè)計圖如下所示： 圖 頂層設(shè)計示意圖 在第二節(jié)我們曾經(jīng)對系統(tǒng)所應(yīng)實現(xiàn)的目標進行了討論，從底層設(shè)計的示意圖我們可以看出，之前我們所設(shè)計顯示模塊，溫度控制模塊，串行通信模塊，電壓監(jiān)測模塊等均在頂層設(shè)計中得到實現(xiàn)。 圖 UART 串行通信模塊 由于串口通信須借助串口調(diào)試工具進行調(diào)試，而非系統(tǒng)仿真，因此針對 UART 串口通信的仿真在此不做展示。 UART 串口模塊仿真與調(diào)試結(jié)果 將 節(jié)所設(shè)計的模塊代碼通過 Quartus II 軟件進行編譯，順利 通過編譯后生成模塊圖。將編寫的程序下載至開發(fā)板，可以發(fā)現(xiàn)LCD12232 可以成功顯示預(yù)先存入的測試數(shù)據(jù)。根據(jù) 節(jié)的指令集描述我們可以看出，前 5 條指令的作用是初始化 SED1520，后三條指令的作用是選定第三頁，第一行，第一列的顯示寄存器。 A0 低電平表示寫指令，高電平表示寫數(shù)據(jù)。圖中， CLK 為系統(tǒng)時鐘， E1 為主 SED1520（ LCD12232 左半屏控制器）驅(qū)動 25 信號， RW 為讀寫使能信號，低電平為寫狀態(tài)。模塊圖如圖 所示。綜上所述， ADC0809 監(jiān)測電壓模塊設(shè)計正確。將程序下載到開發(fā)板后發(fā)現(xiàn)，系統(tǒng)工作正常，可以正確顯示 ADC0809 所監(jiān)測的電壓值。模擬采樣周期約 100μ s。 24 控制 ADC0809 狀態(tài)改變的狀態(tài)字 ALE、 OE、 START 信號，隨 ADC0809 周期周期的發(fā)生改變。模塊圖如圖 所示。由此我們可以判斷，溫度控制模塊設(shè)計成功。因而，我們在這里仿真是正確的。 ERROR、 WARNING 和 I2C_OTI 信號為系統(tǒng)告警信號，低電平表示系統(tǒng)安全工作。模塊圖如圖 所示。并通過仿真來驗證我們在第三節(jié)所設(shè)計模塊的正確性。后者是指驗證平臺，它通過編寫代碼，對輸入產(chǎn)生預(yù)定的激勵，然后有選擇的觀察輸出，并可以驗證輸出是否符合設(shè)計要求。仿真采用嵌入在軟件中的 SignalTap II。 22 FPGA 調(diào)試簡介 在 FPGA 硬件語言設(shè)計完成之后需要對其進行仿真與調(diào)試，成功之后才能制板。按照要求完成了 系統(tǒng)各個模塊的設(shè)計，包括：溫度控制模塊、 ADC0809 監(jiān)測電壓模塊、串口通信模塊 ,LCD 顯示等。最后我們將接收到的數(shù)據(jù)發(fā)往 LCD或者 LED 顯示。 END UART。 COM_TRANSMIT : OUT STD_LOGIC。 COM_RECEIVE : IN STD_LOGIC。 部分代碼如下所示： ENTITY UART IS PORT ( CLK : IN STD_LOGIC。傳送與接受的雙方設(shè)定好同樣的傳輸位數(shù)，直到 1個數(shù)據(jù)位送完以后，送停止位。幀與幀之間用高 電平分開。異步通訊方式規(guī)定了傳輸格式，都以相同的幀格式傳送。PC TXD GND FPGA RXD GND 21 信息傳輸可隨時地或間斷地進行，不受時間的限制。FPGA 與 PC 機的通訊框圖如圖 所示。 RS232 串行數(shù)據(jù)線包括一條數(shù)據(jù) PC傳輸數(shù)據(jù)的 TXD線和 FPGA接收數(shù)據(jù)的 RXD線。數(shù)據(jù)發(fā)送過程可以用 4 個狀態(tài)來實現(xiàn)，即空閑、加載、發(fā)送和發(fā)送完成，其中的空閑狀態(tài)就是 UART 內(nèi)核復(fù)位后的空閑狀態(tài)，和上面介紹的數(shù)據(jù)接收過程的空閑狀態(tài)一致。首先 UART 內(nèi)核會重置波特率發(fā)生器和移位寄存器，并且設(shè)置移位寄存器的工作模式為波特率模式，以準備接收數(shù)據(jù)。接收過程指的是 UART 監(jiān)測到 RS232 總線上的數(shù)據(jù)，順序讀取串行數(shù)據(jù)并且將其輸出給 CPU 的過程。 首先，我們先簡要 UART 的原理 [18]： UART 主要有 UART 內(nèi)核、信號監(jiān)測器、移位寄存 器、波特率發(fā)生器、計數(shù)器、總線選擇器和奇偶校驗器總共 7 個模塊組成，如圖 所示： 20 圖 UART 原理圖 然后我們簡要介紹 UART 的工作流程。 本系統(tǒng)與上位機通訊依靠 RS232 串行線，故不存在距離干擾通訊的問題。由于 RS232 規(guī)定規(guī)定最大負載電容為 2200pF，這個電容限制了傳送距離和傳送速度。 MAX232 芯片內(nèi)部有一個電源電壓變換器，可以將輸入的 +5V 電壓轉(zhuǎn)換成 RS232 所需的 10? V 電壓。芯片 MAX232[17]是由 MAXIM 公司生產(chǎn)的，包含兩路接收器和驅(qū)動器的 IC 芯片。因此可以將需要的 UART 功能集成到 FPGA 內(nèi)部，而利用 VHDL 語言將 UART 的核心功能集成，不僅解決傳統(tǒng)芯片的缺點，也使整個設(shè)計更加緊湊、穩(wěn)定且可靠。雖然目前大部分處理器芯片中都集成了 UART，但是一般 FPGA 芯片卻沒有這個特點 [16]，所以使用 FPGA 作為處理器可以有兩個選擇 ，第一個選擇是使用 UART 芯片進行串并轉(zhuǎn)換，第二個選擇是在 FPGA 內(nèi)部實現(xiàn) UART 功能。實現(xiàn)串口通信主要需要完成兩部分工作： 將串口電平轉(zhuǎn)換為設(shè)備電路板的工作電平，即實現(xiàn) RS232 電平和 TTL/CMOS 電平的轉(zhuǎn)換；接收并且檢驗串行的數(shù)據(jù)，將數(shù)據(jù)變成并行的并提供給處理器處理 。 從代碼我們看出， LCD12232 控制模塊的任務(wù)是接收 AD741 ADC080串口的數(shù)據(jù)，控制 LCD 的工作狀態(tài)，顯示待顯示的數(shù)據(jù)。 19 DB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 RW, A0 : OUT STD_LOGIC。 UART : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 CLK 50M AD7416 : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 （ 4）選中右半屏，發(fā)送數(shù)據(jù)給顯示寄存器 （ 5）設(shè)定刷新頻率，檢測數(shù)據(jù)更新，操作結(jié)束。 （ 3）通過使能信號選中左半屏（由主 SED1520控制），將已產(chǎn)生的字模送往顯示寄存器。 （ 2）由于 SED1520的顯示寄存器在初始化后 均默認存儲數(shù)值為 “1”，顯然這不利與我們進一步的顯示操作。因此只需將其數(shù)據(jù)總線與 FPGA 的 IO 相連即可進行數(shù)據(jù)傳遞。因此在生成字模時，我們應(yīng)將待顯示字“取反”后，再生成。其顯示方法為，先顯示高位寄存器，再顯 示低位寄存器（針對同一列）。因此欲實現(xiàn)對 LCD12232 顯示的控制，除了要熟悉它的指令集之外，還必須了解它的顯示方法與待顯示字字符模型。值得注意的是列地址指針在每次操作后都會自加 1，這使我們的設(shè)計難度下降了許多。 LCD12232 是字符點陣液晶。頁地址為 B8H 到 BBH，列地址從 00H 到 4FH。對于起始行設(shè)置，由于液晶屏共有 32 行，其地址從 00H 開始到 1FH 截止。下面給出了本次設(shè)計中使用到的