基于fpga的智能函數(shù)發(fā)生器的設計(參考版)
2024-09-06 13:03本頁面
【正文】 六、結論 經(jīng)過程序仿真后，因為仿真為時序仿真，輸出波形存在瑕疵；觀察得到的輸出波形，得出該智能函數(shù)發(fā)生器可行。139。；當選擇信號 SEL=100時，輸出 Q 應為正弦波，如圖 所示： 圖 正弦波 注：仿真為時序仿真，所以輸出波形存在瑕疵。 CLK 為 100MHz，復位信號 RESET=39。139。；當選擇信號 SEL=010時，輸出 Q 應為三角波，如圖 (a)、 (b)所示： 圖 (a) 三角波最高點處 圖 (b) 三角波最低點處 注：仿真為時序仿真，所以輸出波形存在 瑕疵。 CLK 為 100MHz，復位信號 RESET=39。139。；當選擇信號 SEL=000時，輸出 Q 應為遞增斜波，如圖 所示： 圖 遞增斜波 注：仿真為時序仿真，所以 輸出波形存在瑕疵。 四、設計工具 計算機一臺， Quartus Ⅱ軟件 五、設計結果 CLK 為 100MHz，復位信號 RESET=39。 END PROCESS。 WHEN OTHERS=NULL。 WHEN100=Q=D4。 WHEN010=Q=D2。 ARCHITECTURE CH61A_ARC OF CH61A IS BEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN000=Q=D0。 Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY CH61A IS PORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 USE 。它是輸出波形選擇模塊，根據(jù)外部的開關狀態(tài)選擇輸出波形。 END SQUARE_ARC。 END IF。 ELSE Q=0。139。139。 PROCESS(CLK,A) BEGIN IF CLK39。 END IF。A=NOT A。 THEN IF CNT63 THEN CNT:=CNT+1。EVENT AND CLK=39。039。039。 BEGIN PROCESS(CLK,CLR) VARIABLE CNT:INTEGER RANGE 0 TO 63。 END SQUARE。 ENTITY SQUARE IS PORT(CLK,CLR:IN STD_LOGIC。 USE 。它是方波產(chǎn)生的模塊。 END SIN_ARC。 END IF。WHEN OTHERS=NULL。WHEN 62=D=254。 WHEN 60=D=249。WHEN 58=D=239。WHEN 56=D=225。 WHEN 54=D=207。WHEN 52=D=186。WHEN 50=D=162。 WHEN 48=D=137。 WHEN 46=D=112。 WHEN 44=D=87。 WHEN 42=D=64。 WHEN 40=D=43。 WHEN 38=D=26。 WHEN 36=D=13。 WHEN 34=D=4。 WHE
畢業(yè)設計相關推薦
鄂ICP備17016276號-1