【正文】 FPGA 的速度和硬件接口速度將會產(chǎn)生較大的偏差。每次數(shù)據(jù)傳送總是由主 機產(chǎn)生的終止信號結(jié)束。對于不具備 I2C 總線硬件接口的 FPGA 來說，為了檢測起始和終止信號，必須保證在每個時鐘周期內(nèi)對數(shù)據(jù)線 SDA 采樣兩次 .圖 給出了 I2C 規(guī)定的起始和終止信號。 I2C 總線進行數(shù)據(jù)傳送時，時鐘信號為高電平期間，數(shù)據(jù)線上的數(shù)據(jù)必須保持穩(wěn)定，只有在時鐘線上的信號為低電平期間，數(shù)據(jù)線上的高電平或低電平狀態(tài)才允許變化。 通過分析，我們已經(jīng)了解了 AD7416 工作的原理，但是一個新的問題擺在我們面前，那就是 FPGA 的 IO 口并不支持 I2C 通信協(xié)議。 （ 4）此時 AD7416 開始進行溫度監(jiān)測， FPGA 則不斷檢測是否有 AD7416 響應(yīng)信號發(fā)生。 ΔVBE=KT/ln(N) 式中， K 是波爾茲曼常數(shù)， q 是電子電荷（ 10－ 19庫侖）， T 是絕對溫度， N 是電 11 流比 。 Quartus II 可以接受的網(wǎng)表有EDIF 格式、 VHDL 格式及 Verilog 格式等。為提高效率，采用這種方法輸入的時候應(yīng)采用自頂向下邏輯分塊，即把大規(guī)模的電路劃分成若干小塊的方法。在本次設(shè)計中，采用自行設(shè)計的 AC_DC 三路輸出電源， 220V 交流輸入，得到 7V， +， 三路輸出。之所以選擇串行通信，是由于串行通 信結(jié)構(gòu)簡單，可靠性高，并且成本較低。還有一種就是 JTAG 配置， JTAG 接口是一個業(yè)界標準，主要用于芯片測試等功能，使用 . 1149． 1 聯(lián)合邊界掃描接口引腳，可以使用 Altera 下載電纜來完成。 (3) 與 LCD12232 接口設(shè)計 本次設(shè)計采用深圳駿顯科技生產(chǎn)的 LCD12232C 型液晶，由兩片 SED1520 芯片控制。 0809 是 CMOS 的 8 位 A/D 轉(zhuǎn)換器。 7 A0 數(shù)字輸入。當(dāng)通道 0（溫度傳感器）的轉(zhuǎn)換結(jié)果大于溫度過熱寄存器（ OTR）的 8 位數(shù)時，溫度過熱指示器（ OTI）置位。它采用I2C 通信協(xié)議，采用單通道模擬輸入，一路數(shù)字輸出。經(jīng)過兩種設(shè)計語言的比較，在此選擇利用 VHDL 語言來編寫 FPGA 模塊。 LCD12232[9]是一直由 SED1520 控制的， 122*32 點液晶顯示屏。介于成本的考慮，我們采用低成本的 EPM1270144來完成本次設(shè)計。設(shè)計過程 中采用 FPGA作為控制器，完成對 A／ D轉(zhuǎn)換器的控制，并將采集到的數(shù)據(jù)存儲到一定的存儲單元，通過串口在 LCD12232上顯示。 2. FPGA 能對系統(tǒng)內(nèi)部電壓進行數(shù)據(jù)采集。 第 4章仿真與調(diào)試，針對已設(shè)計的工程，通過仿真器進行仿真調(diào)試。北京測振 儀器廠 2020年研制的 Hz． 9609數(shù)據(jù)采集器／振動分析 儀，它采用中文顯示，直觀醒目，操作簡單方便；采用先進的微電腦技術(shù)，工作可靠；采用頻譜分析技術(shù)和故障診斷技術(shù)，是進行數(shù)據(jù)采集、完成設(shè)備狀態(tài)分析和故障診斷的得力助手。成本較低的數(shù)據(jù)采集系統(tǒng)多以單片機為主芯片，但是在性能和速度方面就不具有優(yōu)勢。 1 引言 數(shù)據(jù)采集是獲取信息的基本手段。國外在研制和使用數(shù)據(jù)采集系統(tǒng)方面發(fā)展迅速，基于 MedWin技術(shù)的數(shù)據(jù)采集器也發(fā)展較深，在體積和性能具有很大優(yōu)勢得采集器多以 FPGA為平臺，但價格相對來說就 不具有競爭力。例如北京凱文斯系統(tǒng)集成有限責(zé)任公司 E16系列 EPP并口寬動態(tài)范圍的高精度數(shù)據(jù)采集器，數(shù)據(jù)通道最大可以達到 16個，采樣最高頻率決定于微機的 CPU及處理速度，一 般為 60． 80KHz。 第 3章系統(tǒng)軟件設(shè)計， 即針對各模塊的 VHDL編程。本次系統(tǒng)設(shè)計的具體目標如下： 1. 有較好的人機顯示控制界面。其中，控制模塊起到了核心作用，他作為控制信號產(chǎn)生和處理的中樞對這些外圍電路進行著實時的監(jiān)控和管理。因此，盡管在與上位機通訊、串口通訊上稍顯繁瑣（相比于 單片機），我們?nèi)赃x用 FPGA來完成設(shè)計。其數(shù)據(jù)傳輸采用 I2C 通信協(xié)議。 圖 系統(tǒng)整體框圖 在軟件設(shè)計方面， FPGA 開發(fā) 的主流語言為 VHDL 和 Verilog HDL 兩種語言， VHDL發(fā)展的比較早，語法要求比較嚴格，而 Verilog HDL 則是在 C 語言的基礎(chǔ)上發(fā)展起來的，語法要求相對比較松。體積小，精度高，成本低。 3 OTI 邏輯輸出。串行總線地址的中間可編程位。 6 圖 AD7416 與 FPGA接口圖 (2) 與 ADC0809 接口設(shè)計 ADC0809 芯片 [10]是非常常用的模數(shù)采集芯片。 EOC 為狀態(tài)信號，低電平表示轉(zhuǎn)換結(jié)束。 PS 方式則是指由外部計算機或控制器配置過程，通常是通過加強型配置器件 (EPCI6， EPC8 等 )來完成，但是這種配置方式成本較高，并且電路也較為復(fù)雜，在此并不在選擇范圍之內(nèi)。 8 圖 JTAG配置電路 （ 5） RS232 接口電路設(shè)計 采用 RS232 串行通信標準 [12]實現(xiàn)接收上位機的控制數(shù)據(jù)包，實現(xiàn)上位機與 FPGA通訊。 為電路其他部分的通用電壓（ RS232 除外）。 Quartus II 的設(shè)計輸入方法有很多種，可以靈活的運用，主要方法有三種，簡要介紹如下：第一種方法就是原理圖輸入法，這種方法是最為直接的方法，由用 Quartus II 提供的各種原理圖庫進行設(shè)計輸入。第三種方法網(wǎng)表輸入：對在其它軟件系統(tǒng)上設(shè)計的電路，可以采用這種方法，而不必重新進行輸入。如圖 所示。溢出溫度值保存在結(jié)構(gòu)寄存器 2（地址 02H）。 圖 AD7416 的功能模塊 SDA SCL 圖 AD7416 的內(nèi)部寄存器結(jié)構(gòu)圖 地址指針寄存器（為讀 /寫操作選 擇數(shù)據(jù)寄存器） 溫度值寄存器 （地址 00h） 結(jié)構(gòu)寄存器（地址） 01h） THYST 設(shè)定值 寄存器（地址 02h） TOTI 設(shè)定值 寄存器（地址 03h） ADC 寄存器 2 （地址 04h） 結(jié)構(gòu)寄存器（地址 05h） 串行總線接口 地址 數(shù)據(jù) 13 圖 中，除了溫度寄存器只讀，其他寄存器進行可讀寫操作。連到總線上的任一器件輸出的低電平，都將使總線的信號變低，即各器件的 SDA 及 SCL 都是線 “ 與 ” 關(guān)系。 連接到 I2C 總線上的器件，若具有 I2C 總線的硬件接口，則很容易檢測到起始和終止信號。在起始信號后必須傳送一個從機的地址（ 7 位），第 8 位是數(shù)據(jù)的傳送方向位（ R/），用 “0” 表示主機發(fā)送數(shù)據(jù)（ T）， “1” 表示主機接收數(shù)據(jù)（ R）。并且要嚴格的按照 I2C 協(xié)議給出SCL 信號，以保證整個通信過程準確無誤。 nReset : in std_logic。 SDA : inout std_logic )。 no correct ack received SCL : inout std_logic。下圖是 ADC0809 的采樣狀態(tài)圖。 END IF。因此 ADC0809 在與 FPGA 通信時，無需再對 IO 口進行編程，它的數(shù)據(jù)總線可以直接與 FPGA 的 IO 口連接，進行數(shù)據(jù)交換。 指令代碼（ 2 進制） 代碼功能 格 式 1 1 1 0 0 0 1 0 復(fù)位 1 0 1 0 0 1 0 0 中斷休眠 1 0 1 0 1 0 0 X 占空比設(shè)置 1 0 1 0 0 0 0 1 AC 顯示 1 1 0 L4 L3 L2 L1 L0 起始行設(shè)置 1 0 1 0 1 1 1 X 顯示開關(guān) 1 0 1 1 1 1 P1 P0 頁地址選擇 0 C6 C5 C4 C3 C2 C1 C0 列地址選擇 表 SED1520 指令集 對于占空比設(shè)置，當(dāng) X=1 時，為 1/16，當(dāng) X=0 時為 1/32。字符點陣液晶的顯示原理非常簡單，即當(dāng)顯示屏上某一點所對應(yīng)寄存器值為邏輯值“ 1”時，該點就顯示。 SED1520 的讀寫時序如下圖所示： 圖 SED1520 的讀寫時序 通過 FPGA控制 SED1520顯示芯片的步驟如下： （ 1）初始化顯示屏，設(shè)置占空比為 1/32，采用順時針（ AC）顯示模式，打開顯示開關(guān)，設(shè)定初始頁地址與列地址。 ADC0809 : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 串口通信模塊 異步串行 通信 要求的傳輸線少，可靠性高，傳輸距離遠，被廣泛應(yīng)用于微機和外設(shè)的數(shù)據(jù) 交換 。適用于各種 EIA232C通信接口。 UART 的工作流程可以分為接收過程和發(fā)送過程兩部分。另外還有一條接地線。根據(jù)串行通信的協(xié)議，發(fā)送串行數(shù)據(jù)一般是： 1個起始位， 1個數(shù)據(jù)位， 1個或多個停止位，這樣，發(fā)送起始位以后表明傳輸開始。 DISPLAY : OUT STD_LOGIC_VECTOR(7 downto 0)BUFFER )。在這里用到的調(diào)試工具為 Altera 公司自己推出的 Quartus II，該軟件集 FPGA 設(shè)計，仿真，調(diào)試于一體。 圖 溫度控制模塊 仿真結(jié)果如下圖所示： 圖 溫度控制模塊仿真結(jié)果 23 如 圖所示， clk_sys 為系統(tǒng)時鐘， DOUT 為測試輸出，在程序內(nèi)我們給定 DOUT 的固定測試值 00110101； nRESET 為系統(tǒng)復(fù)位信號，低電平有效，在仿真時，我們給定高電平，確保系統(tǒng)一直工作。 圖 ADC0809 模塊 仿真結(jié)果如下圖所示： 圖 ADC0809 仿真結(jié)果 由仿真圖形我們可以看到： CLK 為系統(tǒng)時鐘， AD_CLK 為 ADC0809 工作時序， ADDA為輸出（此時并未采樣，因而輸出結(jié)果為 0）， EN、 EOC 均為 1，表示其工作狀態(tài)正常。 顯示模塊仿真與調(diào)試結(jié)果 將 節(jié)所設(shè)計的模塊代碼通過 Quartus II 軟件進行編譯，順利通過編譯后生成模塊圖。緊接著， A0 跳轉(zhuǎn)為高電平， FPGA 向 SED1520發(fā)送數(shù)據(jù) FF，使相應(yīng)的顯示寄存器顯示。 但是非常遺憾的在 LCD12232 顯示模塊，由于 LCD12232以及作者水平限制，無法同時顯示溫度，電壓，串口通信的結(jié)果。這也是作者今后將努力研究的方向。利用數(shù)字示波器監(jiān)測 50MHz 晶振源的輸出是否正常。 FPGA 的優(yōu)點就是更改程序代碼后可以實時地下載給 FPGA 觀察運行情況。將仿真好的程序代碼文件下載到 FPGA,將萬用表接到電位器有效端，調(diào)節(jié)電位器，觀察萬用表測量值與系統(tǒng)采樣值是否相同。仿真通過后，經(jīng)過實際的調(diào)研，器件的選擇，電路的規(guī)劃，硬件電路的設(shè)計最后到制板，焊接電路。這表明我們的設(shè)計還存在著缺陷，還有更多的工作需要在本次論文外完成。 本次設(shè)計，基于 FPGA 的采集系統(tǒng)控制，針對系統(tǒng)內(nèi)外不同的對象同時進行監(jiān)控，兼顧了系統(tǒng)的內(nèi)在與外在因素，并且能夠?qū)崿F(xiàn)與 PC 的通訊。 在這里首先 我 要感謝我的導(dǎo)師 柴明鋼 老師。