【正文】 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 36 參 考文獻(xiàn) [1] 黃正槿、徐堅(jiān)等 . 系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用 .北京 :電子工業(yè)出版社 [2] 盧毅、賴杰 . 與數(shù)字電路設(shè)計(jì) .北京 :科學(xué)出版社 [3] 潘松、黃繼業(yè) . 技術(shù)使用教程 .北京 :科學(xué)出版社 [4] 曾繁泰、陳美金 . 程序設(shè)計(jì) .北京 :清華大學(xué)出版社 [5] 沈明山 . 技術(shù)及可編程器件實(shí)用實(shí)訓(xùn) .北京：科學(xué)出版社 [6] 侯佰亨、顧新 . 硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì) .西安：西安電子科技大學(xué)出版社 [7] 徐志軍、徐光輝 .：清華大學(xué)出版社 [8] 李宗伯、王蓉暉譯 . 設(shè)計(jì)表示和綜合 .北京：機(jī)械工業(yè)出版社 [9] 沈建國(guó)、雷劍虹 . .高等教育出版社 [10] 第五屆全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽獲獎(jiǎng)作品選編 .北京理工大學(xué)出版社 .2020年 [11] 謝自美 .電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試 .華中理工大學(xué)出版社 .1994年 [12] 段尚樞 .運(yùn)算放大器應(yīng)用基礎(chǔ) .哈爾濱工業(yè)大學(xué)出版社 .1998年 [13] 齊洪喜，陸穎 .VHDL 電路設(shè)計(jì)實(shí)用教程 .清華大學(xué) 出版社 .2020 年 [14] 張亦華 ,延明 .數(shù)字電路 EDA 入門 —VHDL 程序?qū)嵗?.北京郵電大學(xué)出版社 .2020 年 [15] 孫國(guó)麗 ,朱維勇 ,欒銘 .EDA 與數(shù)字系統(tǒng)設(shè)計(jì) .機(jī)械工業(yè)出版社 .2020 年 [16] 楊小慧 ,許紅梅 ,楊會(huì)玲 ,電子技術(shù) EDA 實(shí)踐教程 .國(guó)防工業(yè)出版社 .2020 年 [17] 張亦華 .數(shù)字邏輯設(shè)計(jì)實(shí)驗(yàn)技術(shù)與 EDA 工具 .北京郵電大學(xué)出版社 .2020 年 [18] HDL Synthesis A Practical Galaxy Publishing,2020 [19] J. Tierney, . Rader and B. Gold. A Digital Frequency Synthesizer. IEEE Trans. Audio Electroacoust,1971, Vol. AU19, p48 [20] [J].,(5) 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 37。 這次 畢業(yè)設(shè)計(jì) 不僅鍛煉了我們針對(duì)實(shí)際問題進(jìn)行電子設(shè)計(jì)制作的能力，而且對(duì)于我們專業(yè)基礎(chǔ)課程的學(xué)習(xí)起到了積極的促進(jìn)作用。實(shí)際運(yùn)用對(duì)于大學(xué)生特別是工科大學(xué)生的實(shí)際工作能力的培養(yǎng)起到至關(guān)重要的作用。 知識(shí)的膨脹和更新，給我們帶來了巨大的壓力，如何更好的學(xué)習(xí)和掌握所學(xué)的知識(shí)以及把知識(shí)運(yùn)用在實(shí)際的應(yīng)用中是我們需要解決的一個(gè)重 要問題。 我們正處在電子技術(shù)蓬勃發(fā)展的階段。在電子技術(shù)飛速發(fā)展的技術(shù)動(dòng)力推動(dòng)下，本課題還將會(huì)得到更大的發(fā)展空間。 （ 3）系統(tǒng)具有良好的實(shí)用性，成本也較低廉。可以得出以下結(jié)論： （ 1）系統(tǒng)的總體方案設(shè)計(jì)基本正確、可行，其主要功能基本得可實(shí)現(xiàn)。 我們可以得到整個(gè)系統(tǒng)的 CPLD芯片的外引腳圖如圖 ： 圖 系統(tǒng) CPLD外引腳圖 系統(tǒng)頂層原理圖設(shè)計(jì)與仿真 整機(jī)頂層電路原理圖 整個(gè)系統(tǒng)是基于 MAX+PLUS系統(tǒng)設(shè)計(jì)、編譯，包括原理圖的繪制，如下圖 ： 圖 模擬信號(hào)檢測(cè)系統(tǒng)頂層電路原理圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 34 整機(jī)系統(tǒng)仿真 將程序成功編譯后，進(jìn)入整機(jī)系統(tǒng)仿真，其仿真時(shí)序圖如下 所示： 圖 模擬信號(hào)檢測(cè)系統(tǒng)仿真圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 35 結(jié)束語(yǔ) 經(jīng)過不懈的努力和賀老師的精心指導(dǎo)，我終于在規(guī)定的時(shí)間內(nèi)完成了畢業(yè)設(shè)計(jì)課題。在工作開始時(shí)， 可變電阻器輸入一個(gè) Vtest 值，而 D/A 轉(zhuǎn)換輸出并放大 2 倍，從 0～ 5V基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 33 循環(huán)掃描，當(dāng)掃描值 Vscan 值低于 Vtest 時(shí)，比較器輸出的為 “0”，當(dāng) Vscan 值剛剛高于Vtest 時(shí)候，比較器輸出為 “1”，而當(dāng)比較器輸出端產(chǎn)生正向跳變時(shí)就會(huì) 立即鎖存 D/A 轉(zhuǎn)換的二進(jìn)制數(shù)字量輸入值 DA[7..0],它就代表模擬量 Vtest 的一半的數(shù)值。 仿真時(shí)序圖如下圖 所示： 圖 七段數(shù)碼管顯示模塊仿真圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 32 第 4 章 系統(tǒng)硬件下載 系統(tǒng)下載說明 設(shè)計(jì)中涉及的程序編程在 MAX+PLUSⅡ ，我們將選 擇 ALTERA公司的 FLEX系列器件 EPF30TC1443芯片作為主控單元芯片的試驗(yàn)箱進(jìn)行硬件下載，實(shí)現(xiàn)最后的電壓值的檢測(cè)處理。 END PROCESS。 ARCHITECTURE DISP_ARC OF DISP IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000=Q=0111111； WHEN 0001=Q=0000110； WHEN 0010=Q=1011011； WHEN 0011=Q=1001111； WHEN 0100=Q=1100110； WHEN 0101=Q=1101101； WHEN 0110=Q=1111101； WHEN 0111=Q=0000111； WHEN 1000=Q=1111111； WHEN 1001=Q=1101111； 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 31 WHEN OTHERS=Q=0000000。 Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 USE 。 仿真時(shí)序圖如下圖 所示： 圖 數(shù)據(jù)及小數(shù)點(diǎn)控制模塊 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 30 七段數(shù)碼管顯示模塊 七段數(shù)碼是純組合電路，通常用小規(guī)模專用 IC，如 74 或者 4000 系列的器件只能作十進(jìn)制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是二進(jìn)制。 END PROCESS。039。 WHEN OTHERS=Q=1111。 DIAN=39。039。 WHEN 01=Q=A1。 DIAN=39。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 29 END CHA。 DIAN:OUT STD_LOGIC。 ENTITY CHA IS PORT(A2,A1,A0:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。如下圖 所示： 圖 小數(shù)點(diǎn)控制模塊頂層圖 程序清單如下所示： . LIBRARY IEEE。 END SEL_ARC。Q=CNT。 THEN CNT:=CNT+1。EVENT AND CLK=39。 ARCHITECTURE SEL_ARC OF SEL IS BEGIN 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 28 PROCESS(CLK) VARIABLE CNT:STD_LOGIC_VECTOR(1 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 USE 。頂層原理圖下圖 所示： 圖 片選模塊頂層圖 程序清單如下所示： LIBRARY IEEE。當(dāng)它有效時(shí)，選中芯片，芯片開始起作用。 END DDD_ARC。END IF。139。 ARCHITECTURE DDD_ARC OF DDD IS BEGIN PROCESS(CLK) 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 27 BEGIN IF CLK39。 Q:OUT STD_LOGIC)。 USE 。 本次設(shè)計(jì)中因?yàn)楸容^器的上升沿和下降沿都會(huì)有毛刺出現(xiàn)，會(huì)對(duì)檢測(cè)的結(jié)果造成誤差影響。顯然計(jì)數(shù)器的位數(shù)要求與要去抖的抖動(dòng)脈沖寬度的對(duì)數(shù)關(guān)系。那么計(jì)數(shù)器的 MSB 即為輸入信號(hào)的去抖信號(hào)。這種方法的缺點(diǎn)是，當(dāng)干擾脈沖較寬時(shí)我們必須等比地?cái)U(kuò)大移位寄存器的比特，消耗較大資源。 比較法：這個(gè)方法很好理解，就是若干個(gè)時(shí)鐘周期讀取的數(shù)據(jù)相同時(shí)我們認(rèn)為收到了一個(gè)穩(wěn)定的數(shù)據(jù)，否則認(rèn)為是過渡態(tài)。 EEE模塊仿真時(shí)序如圖 ： 圖 二進(jìn)制范圍擴(kuò)大模塊仿真 CCC 模塊仿真時(shí)序如圖 所示： 圖 二進(jìn)制轉(zhuǎn)三位十進(jìn)制數(shù)模塊仿真圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 26 消抖動(dòng)模塊 在 VHDL 中我們可以采用類似的辦法，對(duì)于小于觸發(fā)器 建立時(shí)間的毛刺可以用時(shí)鐘打一下實(shí)現(xiàn)濾波。 END PROCESS。 END IF。 A1:=0000。 CNT:=0。 Q1=A1。END IF。 A2:=A2+1。 IF A11001THEN A1:=A1+1。 IF A01001THEN A0:=A0+1。139。 BEGIN IF CLK39。 ARCHITECTURE CCC_ARC OF CC IS BEGIN PROCESS(CLK) VARIABLE CNT:INTEGER RANGE 0 TO 511。 Q2,Q1,Q0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 ENTITY CC IS PORT(CLK:IN STD_LOGIC。 USE 。 END EEE_ARC。 DOUT=TMP/256。 ARCHITECTURE EEE_ARC OF EEE IS BEGIN PROCESS(DIN) VARIABLE TMP:INTEGER。 DOUT:OUT INTEGER RANGE 0 TO 511)。 USE 。其功能分別是模塊 EEE將得到的 0～ 255的二進(jìn)制數(shù)轉(zhuǎn)換為 0～ 500的二進(jìn)制數(shù)；模塊 CC則是將 0～ 500變化的二進(jìn)制數(shù)轉(zhuǎn)換為 3為十進(jìn)制數(shù)，以便于用數(shù)碼管顯示。 END BBB_ARC。DOUT=TMP。THEN TMP:=DATA。EVENT AND CHA=39。 ARCHITECTURE BBB_ARC OF BBB IS BEGIN PROCESS(CHA) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY BBB IS PORT(DATA: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。頂層原理圖如圖 ： 圖 數(shù)據(jù)鎖存模塊頂層原理圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 22 程序清單如下所示： LIBRARY IEEE。 仿真時(shí)序圖如圖 ： 圖 八位二進(jìn)制循環(huán)加法計(jì)數(shù)器仿真圖 數(shù)據(jù)鎖存模塊 該模塊為鎖存模塊，當(dāng) CHA信號(hào)上升沿到來時(shí)將端口 DATA的數(shù)據(jù)鎖存。 END PROCESS。 END IF。139。 BEGIN IF CLK39。 END AAA。 ENTITY AAA IS PORT(CLK:IN STD_LOGIC。 USE 。它的功能是送出連續(xù)增加的 8 位數(shù)據(jù)給數(shù)模轉(zhuǎn)換芯片 DAC0832，同時(shí)送給模塊 BBB 鎖存。其實(shí)現(xiàn)主要是通過調(diào)用各項(xiàng)具體的子程序來完成。系統(tǒng)程序可以實(shí)現(xiàn)對(duì)同步信號(hào)脈 沖的輸入、待測(cè)模擬信號(hào)檢測(cè)和處理、顯示等功能。用EPF30TC1443芯片 作為核心能將程序語(yǔ)言下載并調(diào)試運(yùn)行。 (4)RBO()：滅零輸出，它和滅燈輸入 BI()共用一端，兩者配合使用，可以實(shí)現(xiàn)多位數(shù) 碼顯示的滅零控制。當(dāng)對(duì)每一位 A3= A2 =A1 =A0=0時(shí)，本應(yīng)顯示 0，但是在 RBI()=0作用下，使譯碼器輸出全為高電平。不論 LT()和輸入 A3 ， A2 ， A1， A0為何種狀態(tài)，譯碼器輸出均為高電平，使共陽(yáng)極數(shù)碼管熄滅。 (2)BI()：滅燈輸入，是為控制多位數(shù)碼顯示的滅燈所設(shè)置的。 LT() RBI() A3 A2 A1 A0 BI()/RB0() a() b() c() d() e() f() g( ) 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 1 X 0 0 0 1 1 1 0 0 1 1 1 1 1 1 X 0 0 1 0 1 0 0 1 0 0 1 0 2 1 X 0 0 1 1 1 0 0 0 0 1 1 0 3 1 X 0 1 0 0 1 1 0 0 1 1 0 0 4 1 X 0 1 0