【正文】 為此，我向熱心幫助過我的所有老師和同學(xué)表示由衷的感謝！特別感謝我同一課題設(shè)計組和同專業(yè)的同學(xué)所提供的大力支持和幫助！還要感謝電子信息工程各位老師這四年來對我的培養(yǎng)，以及在大學(xué)期間給我的幫助!同時，感謝家人對我的無微不至的關(guān)懷，成為我在學(xué)業(yè)上源源不斷的動力。他以其淵博的學(xué)識、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、求實的工作作風(fēng)和敏捷的思維給我留下了深刻的印象。參考文獻[1] 黃正槿、:電子工業(yè)出版社[2] 盧毅、:科學(xué)出版社[3] 潘松、:科學(xué)出版社[4] 曾繁泰、:清華大學(xué)出版社[5] ：科學(xué)出版社[6] 侯佰亨、：西安電子科技大學(xué)出版社[7] 徐志軍、：清華大學(xué)出版社[8] 李宗伯、：機械工業(yè)出版社[9] 沈建國、[10] [11] 、實驗、[12] [13] 齊洪喜，[14] 張亦華,—[15] 孫國麗,朱維勇,[16] 楊小慧,許紅梅,楊會玲,[17] [18] HDL Synthesis A Practical Galaxy Publishing,2000[19] J. Tierney, . Rader and B. Gold. A Digital Frequency Synthesizer. IEEE Trans. Audio Electroacoust,1971, Vol. AU19, p48 [20] [J].,(5)致 謝在畢業(yè)設(shè)計即將完成之際，我首先向關(guān)心和指導(dǎo)我的賀攀峰老師表示衷心的感謝并致以崇高的敬意！畢業(yè)設(shè)計已經(jīng)接近尾聲，感謝賀老師對課題進展所給予的大量幫助。這次畢業(yè)設(shè)計不僅鍛煉了我們針對實際問題進行電子設(shè)計制作的能力，而且對于我們專業(yè)基礎(chǔ)課程的學(xué)習(xí)起到了積極的促進作用。實際運用對于大學(xué)生特別是工科大學(xué)生的實際工作能力的培養(yǎng)起到至關(guān)重要的作用。知識的膨脹和更新，給我們帶來了巨大的壓力，如何更好的學(xué)習(xí)和掌握所學(xué)的知識以及把知識運用在實際的應(yīng)用中是我們需要解決的一個重要問題。我們正處在電子技術(shù)蓬勃發(fā)展的階段。在電子技術(shù)飛速發(fā)展的技術(shù)動力推動下，本課題還將會得到更大的發(fā)展空間。（3）系統(tǒng)具有良好的實用性，成本也較低廉?？梢缘贸鲆韵陆Y(jié)論：（1）系統(tǒng)的總體方案設(shè)計基本正確、可行，其主要功能基本得可實現(xiàn)。： 系統(tǒng)CPLD外引腳圖 系統(tǒng)頂層原理圖設(shè)計與仿真 整機頂層電路原理圖整個系統(tǒng)是基于MAX+PLUS系統(tǒng)設(shè)計、編譯，包括原理圖的繪制，： 模擬信號檢測系統(tǒng)頂層電路原理圖 整機系統(tǒng)仿真 將程序成功編譯后，進入整機系統(tǒng)仿真，： 模擬信號檢測系統(tǒng)仿真圖結(jié)束語經(jīng)過不懈的努力和賀老師的精心指導(dǎo)，我終于在規(guī)定的時間內(nèi)完成了畢業(yè)設(shè)計課題。在工作開始時，可變電阻器輸入一個Vtest值，而D/A轉(zhuǎn)換輸出并放大2倍，從0～5V循環(huán)掃描，當(dāng)掃描值Vscan值低于Vtest時，比較器輸出的為“0”，當(dāng)Vscan值剛剛高于Vtest時候，比較器輸出為“1”，而當(dāng)比較器輸出端產(chǎn)生正向跳變時就會立即鎖存D/A轉(zhuǎn)換的二進制數(shù)字量輸入值DA[7..0],它就代表模擬量Vtest的一半的數(shù)值。：第4章 系統(tǒng)硬件下載 系統(tǒng)下載說明設(shè)計中涉及的程序編程在MAX+PLUSⅡ ，我們將選擇ALTERA公司的FLEX系列器件EPF30TC1443芯片作為主控單元芯片的試驗箱進行硬件下載，實現(xiàn)最后的電壓值的檢測處理。END PROCESS。ARCHITECTURE DISP_ARC OF DISP ISBEGINPROCESS(A)BEGINCASE A ISWHEN 0000=Q=0111111；WHEN 0001=Q=0000110；WHEN 0010=Q=1011011；WHEN 0011=Q=1001111；WHEN 0100=Q=1100110；WHEN 0101=Q=1101101；WHEN 0110=Q=1111101；WHEN 0111=Q=0000111；WHEN 1000=Q=1111111；WHEN 1001=Q=1101111；WHEN OTHERS=Q=0000000。 Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。USE 。： 數(shù)據(jù)及小數(shù)點控制模塊 七段數(shù)碼管顯示模塊七段數(shù)碼是純組合電路，通常用小規(guī)模專用IC，如74或者4000系列的器件只能作十進制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是二進制。END PROCESS。039。WHEN OTHERS=Q=1111。DIAN=39。039。WHEN 01=Q=A1。 DIAN=39。END CHA。 DIAN:OUT STD_LOGIC。ENTITY CHA ISPORT(A2,A1,A0:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。： 小數(shù)點控制模塊頂層圖程序清單如下所示：.LIBRARY IEEE。END SEL_ARC。Q=CNT。 THENCNT:=CNT+1。EVENT AND CLK=39。ARCHITECTURE SEL_ARC OF SEL ISBEGINPROCESS(CLK)VARIABLE CNT:STD_LOGIC_VECTOR(1 DOWNTO 0)。 Q:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。USE 。： 片選模塊頂層圖程序清單如下所示：LIBRARY IEEE。當(dāng)它有效時，選中芯片，芯片開始起作用。END DDD_ARC。END IF。139。ARCHITECTURE DDD_ARC OF DDD ISBEGIN PROCESS(CLK) BEGIN IF CLK39。 Q:OUT STD_LOGIC)。USE 。本次設(shè)計中因為比較器的上升沿和下降沿都會有毛刺出現(xiàn)，會對檢測的結(jié)果造成誤差影響。顯然計數(shù)器的位數(shù)要求與要去抖的抖動脈沖寬度的對數(shù)關(guān)系。那么計數(shù)器的 MSB即為輸入信號的去抖信號。這種方法的缺點是，當(dāng)干擾脈沖較寬時我們必須等比地擴大移位寄存器的比特，消耗較大資源。 比較法：這個方法很好理解，就是若干個時鐘周期讀取的數(shù)據(jù)相同時我們認(rèn)為收到了一個穩(wěn)定的數(shù)據(jù)，否則認(rèn)為是過渡態(tài)。： 二進制范圍擴大模塊仿真： 二進制轉(zhuǎn)三位十進制數(shù)模塊仿真圖 消抖動模塊在VHDL中我們可以采用類似的辦法，對于小于觸發(fā)器建立時間的毛刺可以用時鐘打一下實現(xiàn)濾波。END PROCESS。END IF。A1:=0000。CNT:=0。Q1=A1。END IF。A2:=A2+1。IF A11001THENA1:=A1+1。IF A01001THENA0:=A0+1。139。BEGINIF CLK39。ARCHITECTURE CCC_ARC OF CC ISBEGINPROCESS(CLK)VARIABLE CNT:INTEGER RANGE 0 TO 511。 Q2,Q1,Q0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。ENTITY CC ISPORT(CLK:IN STD_LOGIC。USE 。END EEE_ARC。 DOUT=TMP/256。ARCHITECTURE EEE_ARC OF EEE ISBEGIN PROCESS(DIN)VARIABLE TMP:INTEGER。 DOUT:OUT INTEGER RANGE 0 TO 511)。USE 。其功能分別是模塊EEE將得到的0～255的二進制數(shù)轉(zhuǎn)換為0～500的二進制數(shù)；模塊CC則是將0～500變化的二進制數(shù)轉(zhuǎn)換為3為十進制數(shù)，以便于用數(shù)碼管顯示。END BBB_ARC。DOUT=TMP。THENTMP:=DATA。EVENT AND CHA=39。ARCHITECTURE BBB_ARC OF BBB IS BEGIN PROCESS(CHA)VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。ENTITY BBB ISPORT(DATA: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。： 數(shù)據(jù)鎖存模塊頂層原理圖程序清單如下所示：LIBRARY IEEE。： 八位二進制循環(huán)加法計數(shù)器仿真圖 數(shù)據(jù)鎖存模塊該模塊為鎖存模塊，當(dāng)CHA信號上升沿到來時將端口DATA的數(shù)據(jù)鎖存。 END PROCESS。 END IF。139。BEGIN IF CLK39。END AAA。ENTITY AAA IS PORT(CLK:IN STD_LOGIC。USE 。它的功能是送出連續(xù)增加的8位數(shù)據(jù)給數(shù)模轉(zhuǎn)換芯片DAC0832，同時送給模塊BBB鎖存。其實現(xiàn)主要是通過調(diào)用各項具體的子程序來完成。系統(tǒng)程序可以實現(xiàn)對同步信號脈沖的輸入、待測模擬信號檢測和處理、顯示等功能。用EPF30TC1443芯片作為核心能將程序語言下載并調(diào)試運行。 (4)RBO()：滅零輸出，它和滅燈輸入BI()共用一端，兩者配合使用，可以實現(xiàn)多位數(shù)碼顯示的滅零控制。當(dāng)對每一位A3= A2 =A1 =A0=0時，本應(yīng)顯示0，但是在RBI()=0作用下，使譯碼器輸出全為高電平。不論LT()和輸入A3 ，A2 ，A1，A0為何種狀態(tài)，譯碼器輸出均為高電平，使共陽極數(shù)碼管熄滅。 (2)BI()：滅燈輸入，是為控制多位數(shù)碼顯示的滅燈所設(shè)置的。LT()RBI()A3A2A1A0BI()/RB0()a()b()c()d()e()f()g()1100001000000101X00011100111111X00101001001021X00111000011031X01001100110041X01011010010051X01101110000061X01111000111171X10001000000081X1001100011009XXXXXX01111111熄滅10000001111111熄滅