【正文】 所有的硬件模塊浙江大學碩士學位論文
。 圖 12是一個混合結構的 MPEG4編碼器的例子： R IS C C ach e D M A M EM IF M otion Est imat or M otion C omp en sat or S h ar e M em ory T ext u r e Block En gine Bit st r eam G en erat or P r ogram D ata Bit st r eam S h ar e R IS C BU S S H A R E BU S D A T A BU S 圖 12混合結構 MPEG4編 碼器結構 在這個結構中， RISC 負責系統(tǒng)的宏塊級的流水安排，編碼模式決定，運動矢量編碼等等高層任務。于是，它內部既有可編程核，用于處理復雜的高級任務，同時又有專用處理模塊，處理中、低級任務。一些視頻芯片使用了專用的硬件結構來獲得低功耗和較小的成本，它的缺點是缺少對未來延展的潛力和開發(fā)成本較高，因此，也有一些編解碼芯片接收了兩者的優(yōu)點，產生了混合了軟硬件的結構 [18]． ，這種結構在性能和 延展性上取得了某種平衡。而其他一些任務，比如 DCT/IDCT, Q/IQ, 和運動補償，因為也有許多規(guī)則運算，因此也可以使用專用結構，而可編程結構更適合系統(tǒng)中需求較少但是高層次 的任務，比如系統(tǒng)控制等等。而對于較低的檔次不考慮形編碼的情況，運動估計對于運算的集中需求更是顯著。 3）混合結構 [26]． 如前所述，隨著編碼效率的提高和許多新功能的加入，視頻編解碼標準的算法變得越來越復雜，對運算的需求也越來越大。因此會在消費電子類和移動圖像處理等對功能要求不高，但強調低功耗、低成本、高集成度的應用中得到廣泛應用。缺點是不易修改，而且專用芯片設計成本高，設計周期也較長。 專用視頻解碼器結構與可編程結構相比，其硬件消耗小，處理速度高，但它的可擴展性差。 ? 存儲結構設計：由于視頻圖像處理的數(shù)據(jù)量非常大，存儲結構對系統(tǒng)的整體性能影響相當大。 ? 超長指令字：在一條指令中實現(xiàn)多個操作，由譯碼器實現(xiàn)指令的調度、執(zhí)行。在可編程結構中，需要增強處理器的某些功能來適應面向視頻圖像處理的特殊算法。對于圖像格式比較大的碼流，為了保證解碼任務的適時性，必須提高軟件的并行度，這給編制程序帶來了很大困難。 1） 可編程結構 [17]． 可編程結構是一個通用平臺，提供靈活的各種算法實現(xiàn)可能性，其實質是設計 執(zhí)行指令的硬件核（如 RISC核） [19]． ，通過在其上運行程序實現(xiàn)解碼功能。在綜合了二者的特點基礎之上，還有一種混合結構。在 ASIC設計中 ， FPGA可起到原型設計及驗證的作用，在做原型設計及驗證作用的 FPGA的模型與設計的 ASIC芯片的功能模型 應當 是相同的 [22]． 。為適應市場的快節(jié)奏，減少前期的設計成本、回避設計風險， FPGA 是一個最好的選擇。除電路圖外還支持狀態(tài)機產生、 IP 核和 DSP 設計，包括定時分析器，約束編 輯器等等非常強大的功能來輔助用戶設計。 Xilinx 的 VirtexIV是其標志性的高端產品系列，它使用了 90nm 的制造工藝，使得在創(chuàng)造了高性能與高密度的同時，功耗卻減半， 全片高達 500 MHz 的運行浙江大學碩士學位論文 12 頻率， I/O 接口方面也由于使用了新技術，可以支持 500MHZ 以上的數(shù)據(jù)傳輸速率。 FPGA的低端產品在工藝和結構上創(chuàng)新，性能的提高和價格的降低都是令人驚嘆的。 FPGA 的規(guī)模發(fā)展到 1000 萬門以上的水平。 FPGA設計軟件的功能非常強大，能自動的對用戶輸入的電路圖，或硬件描述語言程序進行翻譯，然后進行布局布線，利用設計庫中大量的復雜宏函數(shù)幫助用戶優(yōu)化設計。用戶在設計時規(guī)定邏輯單元實現(xiàn)的邏輯函數(shù)，并且選擇性的接通互聯(lián)陣列的連線，從而實現(xiàn)自己的設計。 FPGA與 ASIC設計 FPGA 是一種包含很多相同的邏輯單元的集成電路，內部有許多觸發(fā)器和分布的布線資源。有時候也可能要回到第二步，從算法實現(xiàn)上加以調整。這一步主要是進行時序模擬，考察在 增加連線時延后，設計的時序是否仍然滿足設計要求。 參數(shù)提取 —— 在前面完成邏輯綜合所產生的門級網表文件中，已經包含了門級單元本身的工藝參數(shù)，完成版圖綜合后，由于布局布線都已確定，可以從版圖進一步提取出連線電阻，連線電容等分布參數(shù)。在 ASIC設計過程中必須兼顧功能測試與制造測試。制造測試則是針對半導體工藝而設計的，目的是實現(xiàn)高的故障覆蓋率。功能測試就是為了檢驗線路的邏輯，時序等是否正確。與行為級仿真和 RTL級仿真不同的是，完成邏輯綜合后的門級仿真包含了門單元的延時信息，因而門級仿真需要相應工藝的仿真庫的支持。在設計一個系統(tǒng)時，總有對應的設計指標，典型的如時鐘頻率、芯片面積、端口驅動能力等，自動綜合工具將這些設計指標作為綜合過程的約束條件，在給定的包含工藝參數(shù)的綜合庫中選取最佳單元，實現(xiàn)綜合過程。 Logic Optimization） —— 選定工藝庫，確定約束條件，將 RTL級的 HDL代碼映射到具體的工藝加以實現(xiàn)。 SYNOPSYS 提供的 Behavior Compiler就是專門完成行 為級優(yōu)化與 RTL級轉化的工具。 行為級優(yōu)化與 RTL 級轉化 —— 進行行為級算法優(yōu)化與功能仿真，同時完成向寄存器傳輸級（ RTL： Register Transport Level）描述的轉化。此外，由于工藝技術的進步，需要采用更先進的工藝時，也可利用原來所書寫的 HDL代碼。一段 HDL 代碼可以通過邏輯綜合工具綜合為一個 FPGA電路，也可綜合成某一生產工藝所支持的專用集成電路，即 ASIC 電路。所以如果設計中使用到大量觸發(fā)器，那么使用 FPGA 就是一個很好選擇。而 FPGA的一個 LUT只能處理 4輸入的組合邏輯，因此， PLD適合用于設計譯碼等復雜組合邏輯。它們都具有用戶現(xiàn)場可編程特性、都支持邊界掃描技術，而在集成度、速度以及編程方式上具有各自的特點。 ASIC 的特點是面向特定用戶的需要，其品種多、批量少，要求設計和生長周期短，它作為集成電路技術與特定用戶的整機或系統(tǒng)技術緊密結合的產物，與通用集成電路相比，具有體積小、重量輕、功能強、保密性強、成本低等優(yōu)點。同時隨著 FPGA工藝的成熟，大容量 FPGA的出現(xiàn)為視頻處理等大規(guī)模芯片的設計提供了良好的開發(fā)和仿真驗證平臺。 浙江大學碩士學位論文 10 視頻編解碼芯片開發(fā)方法 視頻編解碼芯片的設計研究涉及到超大規(guī)模集成電路 (Very Large Scale Integration, VLSI)設計和現(xiàn)場可編程門陣列 (Field Programmable Gate Array, FPGA)設計兩個方面的技術。最后是視頻壓縮標準的制定提供了統(tǒng)一的通信平臺，導致了大量的應用和市場的出現(xiàn)（視頻編碼芯片的設計方法）。一般來說，設計視頻編碼芯片有三個推動因素：首先是視頻編碼算法得到了重大的發(fā)展，在取得高壓縮比的同時又能保持良好的圖像質量。因此，基于硬件的專用視頻編解碼器有著廣闊的前景 [16]． 。目前只有基于硬件（如 ASIC）的視頻編解碼器才能實現(xiàn)實時的高清晰度圖像編解碼。 當前主流的視頻標準都在向兩個方向發(fā)展：一個主要針對高清晰度數(shù)字影像的方向，其特點是較高的圖像分辨率，較高的畫面質量和較高的數(shù)據(jù)傳輸速率；而另一個方向則是針對移動媒體應用的數(shù)字影像方向，其特點是較低的圖像分辨率，較低的數(shù)據(jù)傳輸速率和較高的壓縮效率。因此在高分辨率應用中，其壓縮效率明顯比現(xiàn)在在數(shù)字電視、光存儲媒體中廣泛應用的MPEG2提高一個層次。目前 ,AVS標準中涉及視頻壓縮編碼的有兩個獨立的部分 : AVS第二部分 (AVS1P2),主要針對高清晰度數(shù)字電視廣播和高密度存儲媒體應用； AVS第七部分主要針對低碼率、低復雜度、較低圖像分辨率的移動媒體應用 [14]． 。制定 ，以及能夠更好的適應網絡 [10]． 。適應不同速率應用的問題 和同時開會的需求在 。 最終，在 2020年，兩個內容完全相同的標準產生了，一個是 MPEG4 第 10 部分，一個是 ITUT 標準（ ITUT 的文件編號就是 ） [12]． [15]． 。 對于這樣一個新的標準 —— 高級視頻編碼（ AVC）的研究可以一直追溯到 1995年。 MPEG4 和 這兩種視頻壓縮標準大約都產生于 1995 年，而此后，動態(tài)圖像專家組（ MPEG）和視頻編碼專家組（ VCEG）則仍然力圖建立一個性能明顯超過 MPEG4 和 的新標準。 標準是在 1996 年獲得批準的，而在 1998 年和 2020 年， ITUT 又對它進行了兩次重要的修補，于是產生了 + 和 ++。在任何一種比特率的情況下， 的性能都優(yōu)于 。 也是 ITU 制定的低比特率視頻信號壓縮標準，可以應用于 PSTN 和移動通信網。 MPEG4 的壓縮率平均可達 50:1，最高可超過 100:1。 MPEG4并非是針對某一種視頻信號的壓縮標準，而是面向眾多的應用。目前， MPEG2已得到廣泛的應用，如美國、歐洲、日本在 DVD和數(shù)字電視廣播方面都采用了 MPEG2壓縮技術。 MPEG2在 1995 年成為國際標準，其目的是達到高級工業(yè)標準的圖像質量以及更高的傳輸率。 ITUT于 1990年成立了“ ATM視頻編碼專家組”負責制定適用于 BISDN信道 ATM編碼傳輸標準。它可對 SIF 分辨率（ NTSC 制式為352 240； PAL制式為 352 288）的圖像進行壓縮，傳輸速率為 ，每秒播放 30幀 [5]． 。隨后的各種視頻標準都采用或擴展了 CIF格式。 1988年， ITUT開始制訂“ p 64kbit/s 視聽業(yè)務的視頻編解碼器”的國際標準 建議。比如 MPEG2的視頻部分就是 ，而 MPEG4的第 10部分是 。上個世紀 80年代以來， ISO/IEC和 ITUT分別制定了 MPEGx、 兩大系列視頻編碼國際標準，這些視頻編碼標準追求的共同目標是在盡可能低的碼率下獲得盡可能好的圖像質量 [1]． 。 關 鍵詞：視頻編解碼器、開發(fā)驗證平臺、高性能 浙江大學碩士學位論文 ABSTRACT Video coding technique is developing fastly in recent years. A short design period of VLSI is required for petition reasons. The FPGA based development and verification systems are very useful for many applications considering of its lowprice and fast verification. With the development of new video coding standard, the plexity and circuit density of the video codecs are much higher than before. There is clear requirement for highperformance FPGAbased video development and verification system. This thesis introduces an FPGA based high performance video development and verification platform. This platform is designed based on the original MPEG4 video codec ASIC development system. The high performance video development and verification platform aimed at high 4:4:4 Profile Level 4 or AVS Jizhun Profile Level etc. video codec design and verification. It supports the resolution of 1920 1080(4:4:4). The key features for this platform are listed as follow, ? Largescale and highspeed programmable logic, ? Largescale and highspeed onboard memory ? Highspeed data transaction port, ? Different type video in/out ports, ? Largenumber of test ports and tools, ? Interface driving modules, and ? Compatibility to early version. This thesis also introduces the development process of AVS D1 decoder and the AVS motion vector prediction module