【正文】 生成的 MCS 文件即可以通過計(jì)算機(jī)并口SPI IP 接口設(shè)計(jì) 32 下載到 FPGA 平臺(tái)中。 下面以 擦除指令 為例說明具體的測(cè)試流程： 通 過所 有 數(shù) 據(jù) 為 1 ?Y e sN oN o傳 輸 完 成 ?Y e s開 始結(jié) 束向 F l a s h 某 地 址 寫 入 部 分 數(shù) 據(jù)失 敗向 F l a s h 寫 擦 除 指 令 ， 擦 除 掉剛 剛 寫 入 的 數(shù) 據(jù)Y e s讀 取 擦 除 位 置 的 數(shù) 據(jù)B U S Y 位 為 0 ?N o 圖 擦除指令測(cè)試流程 FPGA 驗(yàn)證 C_CODE 的仿真 當(dāng)設(shè)計(jì)的功能仿真測(cè)試全部通過以后，就可以開始驅(qū)動(dòng)的編寫和仿真測(cè)試。 讀操作測(cè)試正確后就可以開始寫操作的正確性。 SPI IP 接口設(shè)計(jì) 28 測(cè)試文件架構(gòu) S P I F l a s h C o n t r o l l e rs r cm a c r os i mo u t p u tw a v e f o r mm o d e ll o gg o l d e nt s kp a t t e r ns i m . vs i m f i l e s . fm a k e f i l ec o v _ w o r k文 件文 件 夾注 釋管 理 文 件測(cè) 試 功 能 點(diǎn)仿 真 記 錄 文 件行 為 模 擬 程 序功 能 測(cè) 試 覆 蓋 率 分 析 文 件被 編 譯 文 件 列 表仿 真 波 形期 望 值測(cè) 試 中 設(shè) 計(jì) 的 輸 出頂 層 仿 真 模 塊空?qǐng)D 測(cè)試文件架構(gòu)圖 一個(gè)好的文件架構(gòu)能夠方便我們的文件管理，在整個(gè)測(cè)試中由于要用到的以及產(chǎn)生的文件較多，我們必須有一個(gè)規(guī)范的文件存放位置和管理架構(gòu)，這樣更有利于我們的測(cè)試和改正錯(cuò)誤，具體架構(gòu)如圖 所示。 ? SPI 閃存 為 模擬 Flash 全部行為的 一個(gè) 模型程序 。 SPI IP 接口設(shè)計(jì) 26 第五章 SPI Flash Controller 測(cè)試與驗(yàn)證 27 第五章 SPI Flash Controller 測(cè)試與驗(yàn)證 測(cè)試環(huán)境 整個(gè) SPI Flash Controller 的測(cè)試環(huán)境分為 7 個(gè)部分： 測(cè)試情況，偽 CPU，設(shè)計(jì)方案， SPI 閃存，存儲(chǔ)器（期望值），存儲(chǔ)器（測(cè)試輸出數(shù)據(jù)）和監(jiān)視器。 中斷信號(hào)產(chǎn)生模塊 SPI Flash Controller 支持三種中斷機(jī)制。 當(dāng)讀指針、寫指針 完全 相等的時(shí)候， FIFO 為空。如果是寫 Flash 命令 ,它接受上層配置的數(shù)據(jù) , 然后通過 SPI總線發(fā)送至 Flash。一個(gè) 32 位寬的用來專門負(fù)責(zé)數(shù)據(jù)的串并 /并串轉(zhuǎn)換，另一個(gè)為 24 位寬，負(fù)責(zé)地址 、 指令 和檢查 Flash 忙狀態(tài) 的串并 /并串轉(zhuǎn)換。 并串轉(zhuǎn)換控制邏輯 此模塊是控制器面向 Flash 輸出的主要控制部分，將指令、地址和數(shù)據(jù)由并行模式轉(zhuǎn)化為串行模式（ SPI 模式），并以滿足 SPI 傳輸時(shí)序要求將各種指令正確地傳輸?shù)?Flash，以執(zhí)行對(duì) Flash 的讀寫操作。這樣一系列時(shí)鐘周期過后，就實(shí)現(xiàn)了并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換。 由于設(shè)計(jì)中全部的控制邏輯全部依賴與狀態(tài)機(jī)準(zhǔn)確的狀態(tài)轉(zhuǎn)移，為了提高設(shè)計(jì)的穩(wěn)定性，所有的狀態(tài)跳轉(zhuǎn)都設(shè)置在 SPI_CLK 的時(shí)鐘下降沿。 h 3A D R = 5 39。 h 0A D R = 5 39。 SPI IP 接口設(shè)計(jì) 14 設(shè)計(jì)規(guī)格 本次設(shè)計(jì)，旨在實(shí)現(xiàn)基本的 SPI Flash 控制器功能，即對(duì) Flash 器件的基本讀寫及擦除操作、狀態(tài)查詢以及中斷設(shè)置。然后根據(jù)功能定義規(guī)格書，定義配置寄存器（ register file），然后考慮好各個(gè)功能模塊的具體實(shí)現(xiàn)方法，實(shí)現(xiàn)步驟，為下步的編寫代碼做好充分的準(zhǔn)備。 該協(xié)議的主要內(nèi)容包括： 1. 讀信號(hào)或?qū)懶盘?hào)、地址信號(hào)和片選信號(hào)必須同時(shí)有效； 2. 當(dāng)對(duì)寄存器進(jìn)行寫入操作時(shí)，在檢測(cè)到反饋信號(hào)有效之前，寫信號(hào)、地址信號(hào)、片選信號(hào)和寫入數(shù)據(jù)信號(hào)必須一直保持有效狀態(tài)； 3. 當(dāng)對(duì)寄存器進(jìn)行讀操作是，在檢測(cè)到反饋信號(hào)有效之前，讀信號(hào)、地址信號(hào)和片選信號(hào)必須一直保持有效狀態(tài)，而且只有當(dāng)反饋信 號(hào)有效時(shí)，才能采集讀出數(shù)據(jù)信號(hào)線上的值； 4. 讀信號(hào)和寫信號(hào)只能在片選信號(hào)有效時(shí)才 會(huì) 有效，而且讀信號(hào)和寫信號(hào)不能同時(shí)有效。 設(shè)計(jì)驗(yàn)證采用 Spartan3 系列的 XC3S5000 FPGA 器件，內(nèi)部時(shí)鐘頻率達(dá)326MHz，可提供 74880 個(gè)邏輯單元， 500 萬(wàn)個(gè)系統(tǒng)門。 Spartan3系列器件還提供四個(gè)功能強(qiáng)大的數(shù)字化時(shí)鐘管理器（ DCM），由基本的數(shù)字延遲鎖相環(huán)（ DLL）構(gòu)成，具有完善的頻率合成、相移、時(shí)鐘偏移消除等功能。這就使得新產(chǎn)品的成品價(jià)格比其他廠商的器件降低了 80％， Spartan3 的性價(jià)比大幅度提高。 這里前仿真主要針對(duì)電路的語(yǔ)法和邏輯錯(cuò)誤，仿真屬于行為級(jí)的仿真。CPLD 的集成開發(fā)軟件，它提供了一個(gè)從設(shè)計(jì)輸入到綜合、布線、仿真、下載的全套解決方案，并很方便的同其它 EDA 工具接口。得到網(wǎng)表之后，還需要進(jìn)行門級(jí)仿真和定時(shí)檢查。在編寫完RTL 方式的程序之后，就可以利用仿真工具對(duì)程序進(jìn)行仿真了。在進(jìn)行完行為描述之后，通常要把它轉(zhuǎn)換為 RTL 級(jí)的描述，因?yàn)楝F(xiàn)有的 EDA工具只能接受 RTL 級(jí)描述的 HDL 文件進(jìn)行自動(dòng)邏輯綜合。 第一層次是行為描述。邏輯設(shè)計(jì)者確定如何根據(jù)功能將整個(gè)設(shè)計(jì)劃分為子模塊；同時(shí)，電路設(shè)計(jì)者對(duì)底層功能快進(jìn)行優(yōu)化設(shè)計(jì)，并進(jìn)一步使用這些底層模塊來搭建其高層模塊。 在自頂向下的設(shè)計(jì)方法中，我們首先定義頂層模塊，然后分析實(shí)現(xiàn)頂層模塊功能需要那些必要的子模塊，然后按照相同的方法對(duì)子模塊進(jìn)行分解，知道無(wú)法進(jìn)一步細(xì)分的最底層模塊為止。 要在 Linux 下編寫文本或語(yǔ)言程序，您首先必須選擇一種文本編輯器。沒有菜單，只有命令 而 且命令繁多。 VI 編輯器是 Visual interface 的簡(jiǎn)稱，通常稱之為 VI。它還包括帶有多個(gè)窗口管理器的 XWindow 圖形用戶界面，如同我們使用 Windows NT 一樣，允許我們使用窗口、圖標(biāo)和菜單對(duì)系統(tǒng)進(jìn)行操作 。 Linux 以它的高效性和靈活性著稱。學(xué)習(xí)掌握 Verilog HDL 建模、仿真和綜合技術(shù)不僅可以對(duì)數(shù)字電路設(shè)計(jì)技術(shù)有更進(jìn)一步的SPI IP 接口設(shè)計(jì) 8 了解，而且為以后學(xué)習(xí)高級(jí)的行為綜合和物理綜合打下堅(jiān)實(shí)的基礎(chǔ)。與 VHDL 相比 Verilog HDL最大的特點(diǎn)在于它是一種非常容易掌握的硬件描述語(yǔ)言，而且和 C 語(yǔ)言有許多相似之處，并繼承和借鑒了 C 語(yǔ)言的多種操作符和語(yǔ)法結(jié)構(gòu)，而且 Verilog HDL 在開關(guān)級(jí)電路的建模能力比 VHDL 要強(qiáng)?；?Verilog HDL的優(yōu)越性 IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 標(biāo) 準(zhǔn)，即 Verilog HDL1364－ 1995。在一個(gè) SPI 通信系統(tǒng)中 必須有主機(jī)。 SPI Flash 簡(jiǎn)介 本次所設(shè)計(jì)控制器針對(duì)的是華邦公司的 W25X20（ 2Mbit）、 W25X40(4Mbit)、W25X80(8Mbit)系列 ，該系列 為只有有限的空間、 pin 的串行存儲(chǔ)器。因?yàn)橹鲝脑O(shè)備是在 SCLK的控制下 同時(shí)發(fā)送和接收數(shù)據(jù)，并通過 2 個(gè)雙向移位寄存器 來交換數(shù)據(jù) 在點(diǎn)對(duì)點(diǎn)的通信中。 SPI 還是一 個(gè)數(shù)據(jù)交換協(xié)議：因?yàn)?SPI 的數(shù)據(jù)輸入和輸出線獨(dú)立，所以允許同時(shí)完成數(shù)據(jù)的輸入和輸出。 要注意的是， SCLK 信號(hào)線只由主設(shè)備控制，從設(shè)備不能控制信號(hào)線。這就是 SCLK 時(shí)鐘線存在的原因，由 SCLK提供時(shí)鐘脈沖， SDI、 SDO 則基于此脈沖完成數(shù)據(jù)傳輸。 （ 1） SDO – 主設(shè)備數(shù)據(jù)輸出，從設(shè)備數(shù)據(jù)輸入 （ 2） SDI – 主設(shè)備數(shù)據(jù)輸入，從設(shè)備數(shù)據(jù)輸出 （ 3） SCLK – 時(shí)鐘信號(hào)，由主設(shè)備 產(chǎn)生 （ 4） CS – 從設(shè)備使能信號(hào)，由主設(shè)備控制 其中 CS 是控制芯片是否工作 ，也就是說只有片選信號(hào)為預(yù)先規(guī)定的使能信號(hào)時(shí)（高電位或低電位），對(duì)此芯片的操作才有效 ，否則會(huì)被忽略。 SPI 總線系統(tǒng)可直接與各個(gè)廠家生產(chǎn)的多種標(biāo)準(zhǔn)外圍器件直接接口， SPI 接口一般使用 4 條線：串行時(shí)鐘線（ SCK）、主機(jī)輸入 /從機(jī)輸出數(shù)據(jù)線 MISO、主機(jī)輸出 /從機(jī)輸入數(shù)據(jù)線 MOST 和低電平有效的從機(jī)選擇線SS(有的 SPI 接口芯片帶有中斷信號(hào)線 INT 或 /INT、有的 SPI 接口芯片沒有主機(jī)輸出 /從機(jī)輸入數(shù)據(jù)線 MOSI)。 SPI Flash 以其優(yōu)良的特性已被廣泛應(yīng)用于很多設(shè)計(jì)之中。 隨著并行總線的數(shù)據(jù)傳輸率越來越高，傳統(tǒng)的并行接口逐漸暴露出一些設(shè)計(jì)上的缺陷，比如并行線路的信號(hào)干擾問題，而串行技術(shù)采有極少的數(shù)據(jù)線，雖然傳輸速率受到限制，但在傳輸數(shù)據(jù)時(shí)幾乎不會(huì)因?yàn)槭艿礁蓴_而出錯(cuò)。在現(xiàn)代數(shù)字電路 設(shè)計(jì)中 經(jīng)常需要保存大量 數(shù)據(jù)，而 Flash 存儲(chǔ)速度快、體積小、功耗低且價(jià)格低廉 ， 可在線電擦寫，信息在掉電后不會(huì)丟失，因此成為設(shè)計(jì)人員的首選。 SPI 是一種高速的、全雙工、 同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時(shí)為 PCB 的布局上節(jié)省空間 ，提供方便，正是出于這種簡(jiǎn)單易用的特性，現(xiàn)在越來越多的芯片集成了這種通信協(xié)議。 27 測(cè)試文件架構(gòu) 17 HE register 總線接口 .................................................................... 17 發(fā)送順序控制邏輯 ........................................................................ 18 串并轉(zhuǎn)換控制邏輯 ........................................................................ 21 并串轉(zhuǎn)換控制邏輯 ........................................................................ 22 數(shù)據(jù)狀態(tài)信息選擇邏輯 ................................................................ 24 分頻模塊 ........................................................................................ 24 片選邏輯模塊 ................................................................................ 25 中斷信號(hào)產(chǎn)生模塊 ........................................................................ 25 第五 章 SPI FLASH CONTROLLER 測(cè)試與驗(yàn)證 ............................................. 27 測(cè)試環(huán)境 14 設(shè)計(jì)要求 ........................................................................................ 14 I/O 端口 ......................................................................................... 14 功能模塊劃分 13 設(shè)計(jì)規(guī)格 11 HE REGISTER BUS 協(xié)議簡(jiǎn)介 9 編譯、模擬仿真 EDA TOOL簡(jiǎn)介 盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其 它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。本設(shè)計(jì)采用 Verilog HDL 語(yǔ)言 ，在 Vi 編輯器中完成設(shè)計(jì)，并用 EDA tool對(duì)設(shè)計(jì)進(jìn)行了編譯、模擬、仿真和調(diào)試。 SPI 是一種高速的 、 全雙工 、 同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時(shí)為 PCB 的布局上節(jié)省空 間。 SPI Flash 主要用于代碼存儲(chǔ)或者其他非易失性存儲(chǔ)應(yīng)用 。最 后又在FPGA 上對(duì)結(jié)果進(jìn)行了實(shí)踐證明。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體