【正文】 EN, STA_ID_FAST 將 Flash狀態(tài)寄存器的值讀入SPI 讀數(shù)據(jù) 將 Falsh Memory 中的數(shù)據(jù)讀如 SPI_FIFO 快速讀數(shù)據(jù) 為了數(shù)據(jù)準確，寫入地址后需要等待 8 個周期才能采集數(shù)據(jù) 讀廠商信息 將 Falsh 廠商信息讀入 SPI STATUS_ID 寄存器 擦除 片擦除 ADR_EN,DATA_RW, BYTE_CNT,WE_EN, STA_ID_FAST 將整個存儲空間寫為全 1 Sector 擦除 將寫入地址的對應(yīng) Sector 寫為全 1 Block 擦除 將寫入地址的對應(yīng) Block 寫為全 1 中 斷 傳輸完成中斷 BYTE_CNT,WE_EN SPI 操作執(zhí)行完之后，發(fā)出有效的中斷信號 DMA 模式 DMA 模式 寫入數(shù)據(jù) SPI_TX_REQ, SPI_TX_CLR FIFO 為空，將數(shù)據(jù)寫入FIFO，寫滿后將 TX_REQ 清除 讀出數(shù)據(jù) SPI_RX_REQ, SPI_RX_CLR FIFO 為滿，從 FIFO 中將數(shù)據(jù)讀出，讀空后將 RX_REQ清除 SPI IP 接口設(shè)計 30 續(xù)表 功能 子功能 控制信號 功能描述 FIFO 讀寫 STA_ID_FAST 正常的讀寫 空狀態(tài)時的TX_REQ CPU_DMA 檢查能否在 FIFO 為空時正常準確的發(fā)出TX_REQ 信號 滿狀態(tài)使得RX_REQ CPU_DMA 檢查能否在 FIFO 為滿時正常準確的發(fā)出RX_REQ 信號 非正常操作 讀操作 ADR_EN,DATA_RW, BYTE_CNT,WE_EN, STA_ID_FAST 讀操作，配置信息及指令隨機錯誤 寫操作 寫操作，配置正確，指令錯誤 測試流程 整個 SPI Flash Controller 支持對 Flash 的一些基本的讀寫操作，如果需要驗證讀寫操作的正確性，必須讀寫操作一起執(zhí)行，才能得到測試輸出數(shù)據(jù)，以便和 原始數(shù)據(jù)做比對。 測試環(huán)境框圖： 測 試 情 況存 儲 器（ 測 試 輸 出 數(shù) 據(jù) ）設(shè) 計 方 案監(jiān) 視 器 結(jié) 果S P I 閃 存 行為 模 擬 程 序存 儲 器 （ 期望 值 ）偽 C P U 圖 測試環(huán)境框圖 ? 在 測試情況 中，共有 19 個 pattern 為測試不同功能點提供全面測試的原始激勵。當讀指針和寫指針的低 3 位相等，而最高位相反 時， FIFO 為滿。 在正常的數(shù)據(jù)傳輸是，由狀態(tài)機控制，在不同的狀態(tài)下分別利用 2 個移位寄存器進行傳輸，當寫到頁尾的時候，如果數(shù)據(jù)傳輸未完成，則需要自動翻頁，這就需要重新寫入指令和地址，此時有狀態(tài)機控制狀態(tài)轉(zhuǎn)移，使數(shù)據(jù)移位寄存器暫時暫停工作，由另外的移位寄存器依次進行檢查 BUSY、寫如指令、寫入地址的操作，等到可以再次寫入數(shù)據(jù)的時候，數(shù)據(jù)移位寄存器才恢復(fù)工作 ，從而實現(xiàn)自動翻頁的功能。 87654321218串行數(shù)據(jù)并行數(shù)據(jù)87654387654321 圖 串并轉(zhuǎn)換邏輯示意圖 串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換與并串轉(zhuǎn)換剛好相反，如上圖所示。 h 2 圖 HE register 總線接口框圖 在運行過程中 master 通過 bus 在協(xié)議下對模塊中的寄存器進行讀寫，完成對它們的控制和配置，使其能正常運轉(zhuǎn)。設(shè)計的特點在于：兼容性和可重復(fù)性。 第四章 SPI Flash Controller 設(shè)計與實現(xiàn) 13 第四章 SPI Flash Controller 設(shè)計與實現(xiàn) 數(shù)字電路設(shè)計中經(jīng)常需要使用大容量存儲器，串行 Flash 體積小、占用系統(tǒng)資源少、連線簡單 ，已被應(yīng)用于數(shù)字設(shè)計的很多方面。另外，Spartan3還提供豐富的嵌入式 DSP 功能，可保證每秒執(zhí)行 3300 億次乘累加（ MAC）運算的高性能 DSP 應(yīng)用。而后仿真是在完成 布局 和 布線 、 時序分析 完成 生成時序網(wǎng)表 以后 ,根據(jù) 器件中門 ,或者布線的延時 ，將時序網(wǎng)表與功能 網(wǎng)表一起進行 的 仿真 。 SPI IP 接口設(shè)計 10 其設(shè)計過程 如圖 所示 ： 總 體 方 案行 為 級 描 述行 為 級 仿 真R T L 級 描 述R T L 級 仿 真邏 輯 綜 合 、 優(yōu) 化門 級 仿 真 、 定 時 檢 查門 級 網(wǎng) 表 輸 出 圖 Verilog HDL 設(shè)計流程 編譯、模擬仿真 EDA tool 簡介 Debussy 是 NOVAS Software Inc(思源科技 )發(fā)展的 HDL Debug amp。 第二層次是 RTL 方式描述，又稱為寄存器傳輸描述。兩者的工作按相反的方向獨立的進行，直至在某一中間點會合?？梢赃x擇使用 vim 編輯器，使用它的好處是幾乎每一個版本的 Linux 都會有它的存在。它在 Linux 上的地位就像 Edit 程序在 DO S 上一樣。它能夠在 PC 計算機上實現(xiàn)全部的Unix 特性，具有多任務(wù)、多用戶的能力。而與 Verilog HDL 相比， VHDL 則顯得嚴謹?shù)亩啵容^抽象，所以掌握起來比較困難，還有 VHDL 在系統(tǒng)級建模方面要比Verilog HDL 強一些。 SPI 總線可以配置成單主單從，單主多從，互為主從。 SPI 接口不需要進行尋址操作 且為全雙工通信，顯得簡單高效。同樣，在一個基于 SPI 的設(shè)備中，至少有一個主控設(shè)備。這就允許在同一主機 上連接多個 SPI 設(shè)備 。本課題設(shè)計開發(fā)一款 SPI Flash 控制器。 在目前所有的非易失性存儲器（ PROM、 EPROM、 EEPROM 和 F lash）中唯有 Flash 存儲器幾乎擁有現(xiàn)今講究個性化的用戶所需的所有特點 , 且成本已低于PROM/EPROM，因而已為新一代嵌入式應(yīng)用（如數(shù)字相機和 MP3 播放機）的首選存儲器。 28 測試功能點 3 SPI FLASH簡介 最 后又在FPGA 上對結(jié)果進行了實踐證明。 SPI 是一種高速的 、 全雙工 、 同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時為 PCB 的布局上節(jié)省空 間。盡我所知，除文中特別加以標注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其 它教育機構(gòu)的學(xué)位或?qū)W歷而使用過的材料。 9 編譯、模擬仿真 EDA TOOL簡介 13 設(shè)計規(guī)格 14 設(shè)計要求 ........................................................................................ 14 I/O 端口 ......................................................................................... 14 功能模塊劃分 SPI 是一種高速的、全雙工、 同步的通信總線，并且在芯片的管腳上只占用四根線，節(jié)約了芯片的管腳，同時為 PCB 的布局上節(jié)省空間 ，提供方便，正是出于這種簡單易用的特性，現(xiàn)在越來越多的芯片集成了這種通信協(xié)議。 隨著并行總線的數(shù)據(jù)傳輸率越來越高，傳統(tǒng)的并行接口逐漸暴露出一些設(shè)計上的缺陷，比如并行線路的信號干擾問題，而串行技術(shù)采有極少的數(shù)據(jù)線，雖然傳輸速率受到限制，但在傳輸數(shù)據(jù)時幾乎不會因為受到干擾而出錯。 SPI 總線系統(tǒng)可直接與各個廠家生產(chǎn)的多種標準外圍器件直接接口， SPI 接口一般使用 4 條線：串行時鐘線（ SCK）、主機輸入 /從機輸出數(shù)據(jù)線 MISO、主機輸出 /從機輸入數(shù)據(jù)線 MOST 和低電平有效的從機選擇線SS(有的 SPI 接口芯片帶有中斷信號線 INT 或 /INT、有的 SPI 接口芯片沒有主機輸出 /從機輸入數(shù)據(jù)線 MOSI)。這就是 SCLK 時鐘線存在的原因，由 SCLK提供時鐘脈沖， SDI、 SDO 則基于此脈沖完成數(shù)據(jù)傳輸。 SPI 還是一 個數(shù)據(jù)交換協(xié)議：因為 SPI 的數(shù)據(jù)輸入和輸出線獨立，所以允許同時完成數(shù)據(jù)的輸入和輸出。 SPI Flash 簡介 本次所設(shè)計控制器針對的是華邦公司的 W25X20（ 2Mbit）、 W25X40(4Mbit)、W25X80(8Mbit)系列 ，該系列 為只有有限的空間、 pin 的串行存儲器。基于 Verilog HDL的優(yōu)越性 IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 標 準，即 Verilog HDL1364－ 1995。學(xué)習(xí)掌握 Verilog HDL 建模、仿真和綜合技術(shù)不僅可以對數(shù)字電路設(shè)計技術(shù)有更進一步的SPI IP 接口設(shè)計 8 了解，而且為以后學(xué)習(xí)高級的行為綜合和物理綜合打下堅實的基礎(chǔ)。它還包括帶有多個窗口管理器的 XWindow 圖形用戶界面，如同我們使用 Windows NT 一樣，允許我們使用窗口、圖標和菜單對系統(tǒng)進行操作 。沒有菜單，只有命令 而 且命令繁多。 在自頂向下的設(shè)計方法中，我們首先定義頂層模塊，然后分析實現(xiàn)頂層模塊功能需要那些必要的子模塊，然后按照相同的方法對子模塊進行分解，知道無法進一步細分的最底層模塊為止。 第一層次是行為描述。在編寫完RTL 方式的程序之后，就可以利用仿真工具對程序進行仿真了。CPLD 的集成開發(fā)軟件，它提供了一個從設(shè)計輸入到綜合、布線、仿真、下載的全套解決方案，并很方便的同其它 EDA 工具接口。這就使得新產(chǎn)品的成品價格比其他廠商的器件降低了 80％， Spartan3 的性價比大幅度提高。 設(shè)計驗證采用 Spartan3 系列的 XC3S5000 FPGA 器件，內(nèi)部時鐘頻率達326MHz，可提供 74880 個邏輯單元， 500 萬個系統(tǒng)門。然后根據(jù)功能定義規(guī)格書，定義配置寄存器（ register file），然后考慮好各個功能模塊的具體實現(xiàn)方法，實現(xiàn)步驟，為下步的編寫代碼做好充分的準備。 h 0A D R = 5 39。 由于設(shè)計中全部的控制邏輯全部依賴與狀態(tài)機準確的狀態(tài)轉(zhuǎn)移，為了提高設(shè)計的穩(wěn)定性，所有的狀態(tài)跳轉(zhuǎn)都設(shè)置在 SPI_CLK 的時鐘下降沿。 并串轉(zhuǎn)換控制邏輯 此模塊是控制器面向 Flash 輸出的主要控制部分，將指令、地址和數(shù)據(jù)由并行模式轉(zhuǎn)化為串行模式（ SPI 模式），并以滿足 SPI 傳輸時序要求將各種指令正確地傳輸?shù)?Flash，以執(zhí)行對 Flash 的讀寫操作。如果是寫 Flash 命令 ,它接受上層配置的數(shù)據(jù) , 然后通過 SPI總線發(fā)送至 Flash。 中斷信號產(chǎn)生模塊 SPI Flash Controller 支持三種中斷機制。 ? SPI 閃存 為 模擬 Flash 全部行為的 一個 模型程序 。 讀操作測試正確后就可以開始寫操作的正確性。生成的 MCS 文件即可以通過計算機并口SPI IP 接口設(shè)計 32 下載到 FPGA 平臺中。 下面以 擦除指令 為例說明具體的測試流程： 通 過所 有 數(shù) 據(jù) 為 1 ?Y e sN oN o傳 輸 完 成 ?Y e s開 始結(jié) 束向 F l a s h 某 地 址 寫 入 部 分 數(shù) 據(jù)失 敗向 F l a s h 寫 擦 除 指 令 ， 擦 除 掉剛 剛 寫 入 的 數(shù) 據(jù)Y e s讀 取 擦 除 位 置 的 數(shù) 據(jù)B U S Y 位 為 0 ?N o 圖 擦除指令測試流程 FPGA 驗證 C_CODE 的仿真 當設(shè)計的功能仿真測試全部通過以后，就可以開始驅(qū)動的編寫和仿真測試。 SPI IP 接口設(shè)計 28 測試文件架構(gòu) S P I F l a s h C o n t r o l l e rs r cm a c r os i mo u t p u tw a v e f o r mm o d e ll o gg o l d e nt s kp a t t e r ns i m . vs i m f i l e s . fm a k e f i l ec o v _ w o r k文 件文 件 夾注 釋管 理 文 件測 試 功 能 點仿 真 記 錄 文 件行 為 模 擬 程 序功 能 測 試 覆 蓋 率 分 析 文 件被 編 譯 文 件 列 表仿 真 波 形期 望 值測 試 中 設(shè) 計 的