【文章內(nèi)容簡(jiǎn)介】 B管腳的電平高的是主機(jī)。在一個(gè) SPI 通信系統(tǒng)中 必須有主機(jī)。 SPI 總線可以配置成單主單從，單主多從，互為主從。 SPI IP 接口設(shè)計(jì) 6 第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 7 第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 Verilog HDL 語言簡(jiǎn)介 Verilog HDL 是在 1983 年由 Gateway Design Automation（ GDA）公司的 Phil Moorby 首創(chuàng)的。 1989 年 Cadence Design Systems 公司收購了 GDA 公司，并于 1990年公開 Verilog HDL語言， 極大地推動(dòng)了 Verilog HDL 的發(fā)展?；?Verilog HDL的優(yōu)越性 IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 標(biāo) 準(zhǔn)，即 Verilog HDL1364－ 1995。 Verilog HDL 具有以下特點(diǎn)：能形式化地抽象表示電路的結(jié)構(gòu)和行為；借用高級(jí)語言的結(jié)構(gòu)和語句（如循環(huán)語言，賦值語言等），簡(jiǎn)化了電路行為的描述；能在多個(gè)層次上對(duì)所設(shè)計(jì)的電路進(jìn)行描述；內(nèi)置了基本的邏輯門，更接近開關(guān)級(jí)電路；可以使用用戶自定義原語 UDP，使得設(shè)計(jì)更加靈活，等等。 與 VHDL 語言相比， Verilog HDL 和 VHDL 作為描述硬件電路設(shè)計(jì)的語言，其共同的特點(diǎn)在于：能形式化地抽象電路 的行為和結(jié)構(gòu)，支持邏輯設(shè)計(jì)中層次與范圍的描述，可借用高級(jí)語言的精巧 結(jié)構(gòu)來簡(jiǎn)化電路行為的描述，具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性，支持電路描述由高層到底層的綜合轉(zhuǎn)換， 硬件描述與實(shí)現(xiàn)工藝無關(guān)（有關(guān)工藝參數(shù)可通過語言提供的屬性包括進(jìn)去）， 易于理解和設(shè)計(jì)重用。 但是 Verilog HDL 和 VHDL 又各有其自己的特點(diǎn)。與 VHDL 相比 Verilog HDL最大的特點(diǎn)在于它是一種非常容易掌握的硬件描述語言，而且和 C 語言有許多相似之處，并繼承和借鑒了 C 語言的多種操作符和語法結(jié)構(gòu)，而且 Verilog HDL 在開關(guān)級(jí)電路的建模能力比 VHDL 要強(qiáng)。而與 Verilog HDL 相比， VHDL 則顯得嚴(yán)謹(jǐn)?shù)亩?，比較抽象，所以掌握起來比較困難，還有 VHDL 在系統(tǒng)級(jí)建模方面要比Verilog HDL 強(qiáng)一些。 這兩種語言各有其特點(diǎn)，而且都在不斷完善。 20xx 年公布的 Verilog IEEE 1364— 20xx 標(biāo)準(zhǔn)，使得 Verilog 語言在綜合和仿真性能方面有了大幅度的提高。學(xué)習(xí)掌握 Verilog HDL 建模、仿真和綜合技術(shù)不僅可以對(duì)數(shù)字電路設(shè)計(jì)技術(shù)有更進(jìn)一步的SPI IP 接口設(shè)計(jì) 8 了解，而且為以后學(xué)習(xí)高級(jí)的行為綜合和物理綜合打下堅(jiān)實(shí)的基礎(chǔ)。 Linux 系統(tǒng)下的設(shè)計(jì)開發(fā)環(huán)境簡(jiǎn)介 Linux 是一套免費(fèi)使用和自由傳播的類 Unix 操作系統(tǒng)，它主要用于基于Intel x86 系列 CPU 的計(jì)算機(jī)上。這個(gè)系統(tǒng)是由世界各地的成千上萬的程序員設(shè)計(jì)和實(shí)現(xiàn)的。其目的是建立不受任何商品化軟件的版權(quán)制約的、全世界都能自由使用的 Unix 兼容產(chǎn)品。 Linux 以它的高效性和靈活性著稱。它能夠在 PC 計(jì)算機(jī)上實(shí)現(xiàn)全部的Unix 特性，具有多任務(wù)、多用戶的能力。 Linux 是在 GNU 公共許可權(quán)限下免費(fèi)獲得的，是一個(gè)符合 POSIX 標(biāo)準(zhǔn)的操作系統(tǒng)。 Linux 操作系統(tǒng)軟件包不僅包括完整的 Linux 操作系統(tǒng)，而且還包括了文本編輯器、高級(jí) 語言編譯器等應(yīng)用軟件。它還包括帶有多個(gè)窗口管理器的 XWindow 圖形用戶界面，如同我們使用 Windows NT 一樣，允許我們使用窗口、圖標(biāo)和菜單對(duì)系統(tǒng)進(jìn)行操作 。 VI 編輯器是 Linux 和 Unix 上最基本的文本編輯器，工作在字符模式下。由于不需要圖形界面，使它成了效率很高的文本編輯器。盡管在 Linux 上也有很多圖形界面的編輯器可用，但 VI 在系統(tǒng)和服務(wù)器管理中的 功 能是那些圖形編輯器所無法比擬的。 VI 編輯器是 Visual interface 的簡(jiǎn)稱，通常稱之為 VI。它在 Linux 上的地位就像 Edit 程序在 DO S 上一樣。它可以執(zhí)行輸出、刪除、查找、替換、塊操作等眾多文本操作，而且用戶可以根據(jù)自己的需要對(duì)其進(jìn)行定制，這是其他編輯程序所沒有的。 VI 編輯器并不是一個(gè)排版程序，它不像 Word 或 WPS那樣可以對(duì)字體、格式、段落 等其他屬性進(jìn)行編排，它只是一個(gè)文本編輯程序。沒有菜單，只有命令 而 且命令繁多。 Vi 有 3 種基本工作模式：命令行模式、文本輸入模式和末行模式。 VIM 是 VI 的加強(qiáng)版，比 vi 更容易使用。 vi 的命令幾乎全部都可以在 vim上使用 。 要在 Linux 下編寫文本或語言程序，您首先必須選擇一種文本編輯器?？梢赃x擇使用 vim 編輯器，使用它的好處是幾乎每一個(gè)版本的 Linux 都會(huì)有它的存在。然而它是在文本模式下使用，需要記憶一些基本的命令操作方式。 第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 9 數(shù)字電路設(shè)計(jì)方法 數(shù)字電路設(shè)計(jì)中主要有兩種基本的設(shè)計(jì)方法：自底向上和自頂向下設(shè)計(jì)方法。 在自頂向下的設(shè)計(jì)方法中，我們首先定義頂層模塊，然后分析實(shí)現(xiàn)頂層模塊功能需要那些必要的子模塊，然后按照相同的方法對(duì)子模塊進(jìn)行分解，知道無法進(jìn)一步細(xì)分的最底層模塊為止。 在 自底向上的設(shè)計(jì)方法中，我們首先對(duì)現(xiàn)有的功能模塊進(jìn)行分析，然后利用這些模塊 去搭建較大的功能模塊，如此繼續(xù)直至頂層的功能模塊 。 在實(shí)際的設(shè)計(jì)中，通常是兩種方法混合使用的。設(shè)計(jì)者首先根據(jù)電路體系接口定義頂層模塊。邏輯設(shè)計(jì)者確定如何根據(jù)功能將整個(gè)設(shè)計(jì)劃分為子模塊；同時(shí)，電路設(shè)計(jì)者對(duì)底層功能快進(jìn)行優(yōu)化設(shè)計(jì)，并進(jìn)一步使用這些底層模塊來搭建其高層模塊。兩者的工作按相反的方向獨(dú)立的進(jìn)行，直至在某一中間點(diǎn)會(huì)合。這是，電路設(shè)計(jì)者已經(jīng)使用開關(guān)級(jí)原語創(chuàng)建了一個(gè)底層功能塊庫，而邏輯設(shè)計(jì)設(shè)也通過使用自頂向下的方法將整個(gè)設(shè)計(jì)分解為由庫單元構(gòu)成的結(jié)構(gòu)描述。 Verilog HDL 的設(shè)計(jì)流程 在用 Verilog HDL 進(jìn)行硬件設(shè)計(jì)的過程中，開發(fā)人員通 常是將設(shè)計(jì)分層三個(gè)層次進(jìn)行設(shè)計(jì)。 第一層次是行為描述。就是用數(shù)學(xué)模型對(duì)整個(gè)系統(tǒng)進(jìn)行的描述。一般來說，對(duì)系統(tǒng)進(jìn)行行為描述的目的是為了在系統(tǒng)設(shè)計(jì)的初始階段，通過對(duì)系統(tǒng)行為的仿真來發(fā)現(xiàn)設(shè)計(jì)中存在的問題。在行為描述階段并不真正考慮實(shí)際的算法和操作用什么方法來實(shí)現(xiàn)，注意力主要集中在系統(tǒng)的結(jié)構(gòu)和工作過程能否達(dá)到設(shè)計(jì)要求方面。在進(jìn)行完行為描述之后，通常要把它轉(zhuǎn)換為 RTL 級(jí)的描述，因?yàn)楝F(xiàn)有的 EDA工具只能接受 RTL 級(jí)描述的 HDL 文件進(jìn)行自動(dòng)邏輯綜合。 第二層次是 RTL 方式描述，又稱為寄存器傳輸描述。用行為方式描述系統(tǒng)結(jié)構(gòu)的 程序抽象程度很高，很難直接映射到具體邏輯元件的實(shí)現(xiàn)。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式的 Verilog HDL 程序改為 RTL 方式的程序。在編寫完RTL 方式的程序之后，就可以利用仿真工具對(duì)程序進(jìn)行仿真了。如果仿真通過，就可以利用邏輯綜合工具進(jìn)行綜合了。 第三層次是邏輯綜合。在這一階段主要是利用邏輯綜合工具，將 RTL 級(jí)的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)表），并且綜合結(jié)果也可以以原理圖的方式輸出。得到網(wǎng)表之后，還需要進(jìn)行門級(jí)仿真和定時(shí)檢查。 SPI IP 接口設(shè)計(jì) 10 其設(shè)計(jì)過程 如圖 所示 ： 總 體 方 案行 為 級(jí) 描 述行 為 級(jí) 仿 真R T L 級(jí) 描 述R T L 級(jí) 仿 真邏 輯 綜 合 、 優(yōu) 化門 級(jí) 仿 真 、 定 時(shí) 檢 查門 級(jí) 網(wǎng) 表 輸 出 圖 Verilog HDL 設(shè)計(jì)流程 編譯、模擬仿真 EDA tool 簡(jiǎn)介 Debussy 是 NOVAS Software Inc(思源科技 )發(fā)展的 HDL Debug amp。 Analysis tool，這套軟體主要不是用來跑 仿真 或看波形，它最強(qiáng)大的功能是：能夠在 HDL source code、 schematic diagram、 waveform、 state bubble diagram之間，即時(shí)做 trace，協(xié)助工程 師 debug。 在本次設(shè)計(jì)中使用的是經(jīng)過公司自己修改過的版本（ verdi） ISE 軟件簡(jiǎn)介 Xilinx 公司的 ISE 軟件是一套用以開發(fā) Xilinx 公司的 FPGAamp。CPLD 的集成開發(fā)軟件，它提供了一個(gè)從設(shè)計(jì)輸入到綜合、布線、仿真、下載的全套解決方案，并很方便的同其它 EDA 工具接口。原理圖輸入用的是第三方軟件 ECS， HDL 綜合可以使用 Xilinx 公司開發(fā)的 XST、 Synopsys 的 FPGA Express 和 Synplicity 公司的 Synplify/Synplify Pro，測(cè)試臺(tái)輸入是圖形化的 HDL Bencher，狀態(tài)圖輸入用的是StateCAD，前、后仿真則可以使用 Modelsim XE(Xilinx Edition)或 Modelsim SE。第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 11 除了上述軟件以外，也可以使用其它公司的相關(guān) EDA 軟件產(chǎn)品。 具體利用 ISE 進(jìn)行 FPGA 測(cè)試的過程包括：環(huán)境設(shè)置，新建工程，添加源文件，編寫測(cè)試文件，前仿真，綜合，布線，后仿真，配置管腳和下載測(cè)試。 這里前仿真主要針對(duì)電路的語法和邏輯錯(cuò)誤，仿真屬于行為級(jí)的仿真。而后仿真是在完成 布局 和 布線 、 時(shí)序分析 完成 生成時(shí)序網(wǎng)表 以后 ,根據(jù) 器件中門 ,或者布線的延時(shí) ，將時(shí)序網(wǎng)表與功能 網(wǎng)表一起進(jìn)行 的 仿真 。 Xilinx Spartan3 系列器件介紹 Spartan3 系列器件采用 Xilinx 最成功的 VirtexⅡ FPGA 器件構(gòu)架，并利用90nm和 12 英寸晶圓工藝生產(chǎn)，芯片大小比 m工藝的產(chǎn)品縮小了 80％。為了優(yōu)化結(jié)構(gòu)，降低成本， Xilinx 對(duì) Spartan3 系列器件的內(nèi)部結(jié)構(gòu)做了部分簡(jiǎn)化，器件的晶元大小比 m 工藝縮小了 50％。這就使得新產(chǎn)品的成品價(jià)格比其他廠商的器件降低了 80％， Spartan3 的性價(jià)比大幅度提高。為了能夠提供更多的 I/O引腳， Spartan3 采用錯(cuò)位的雙排 I/O 引腳結(jié)構(gòu)。 該系列產(chǎn)品可提供 5 萬至 500 萬的系統(tǒng)邏輯門，從 美元起價(jià)，完全滿足顧客對(duì)低成本解決方案的要求，并把價(jià)格降低到可以和 ASIC、 ASSP 和微控制器相抗衡的水平。器件主要由可配置邏輯塊（ CLB）、輸入輸出模塊（ IOB）、基于矢量的內(nèi)部互連結(jié)構(gòu)、數(shù)字延遲鎖相環(huán)（ DLL）、先進(jìn)的多級(jí)存儲(chǔ)器結(jié)構(gòu)組成。 Spartan3系列器件還提供四個(gè)功能強(qiáng)大的數(shù)字化時(shí)鐘管理器（ DCM），由基本的數(shù)字延遲鎖相環(huán)（ DLL）構(gòu)成，具有完善的頻率合成、相移、時(shí)鐘偏移消除等功能。另外，Spartan3還提供豐富的嵌入式 DSP 功能，可保證每秒執(zhí)行 3300 億次乘累加（ MAC）運(yùn)算的高性能 DSP 應(yīng)用。在塊存儲(chǔ)器方面， Spartan3 可提供多達(dá) 1872Kb 的塊存儲(chǔ)器，及多達(dá) 520Kb 的分布式存儲(chǔ)器，這些存儲(chǔ)器都具有完全的雙口功能。 據(jù)權(quán)威統(tǒng)計(jì)，到目前為止， Xilinx 的 Spartan3 系列 FPGA 是工藝最先進(jìn)、價(jià)格最低、單位成本最有效、 I/O 管腳最多的平臺(tái)級(jí)可編程邏輯器件，能夠滿足大部分的芯片設(shè)計(jì)驗(yàn)證的需要。 設(shè)計(jì)驗(yàn)證采用 Spartan3 系列的 XC3S5000 FPGA 器件，內(nèi)部時(shí)鐘頻率達(dá)326MHz，可提供 74880 個(gè)邏輯單元， 500 萬個(gè)系統(tǒng)門。 XC3S5000 支持 17 種單端接口標(biāo)準(zhǔn)和 6 種差分接口標(biāo)準(zhǔn)，輸出信號(hào)的邏輯擺幅可達(dá) 和 ,每個(gè) I/OSPI IP 接口設(shè)計(jì) 12 口支持 622Mb/s 的數(shù)據(jù)傳輸率。 104 個(gè) 18 位 18 位乘法器， 104 個(gè) 18 Kb 塊存儲(chǔ)器，這些使得在一般的集成電路設(shè)計(jì)驗(yàn)證中， XC3S5000 能夠完全勝任。 HE register BUS 協(xié)議簡(jiǎn)介 該 BUS 協(xié)議共有 7 類信號(hào)線，包括片選信號(hào) R_RGST_SEL（位寬為 1）、讀信號(hào) R_RGST_RE（位寬為 1）、寫信號(hào) R_RGST_WE（位寬為 1）、地址信號(hào)R_RGST_ADR（位寬為 5）、寫入數(shù)據(jù)信號(hào) R_RGST_BUS（位寬為 32）、讀出數(shù)據(jù)信號(hào) SL_RGST_BUS（位寬為 32）、反饋信號(hào) SL_RGST_ACK（位寬為 1）。 該協(xié)議的主要內(nèi)容包括： 1. 讀信號(hào)或?qū)懶盘?hào)、地址信號(hào)和片選信號(hào)必須同時(shí)有效； 2. 當(dāng)對(duì)寄存器進(jìn)行寫入操作時(shí)，在檢測(cè)到反饋信號(hào)有效之前，寫信號(hào)、地址信號(hào)、片選信號(hào)和寫入數(shù)據(jù)信號(hào)必須一直保持有效狀態(tài)； 3. 當(dāng)對(duì)寄存器進(jìn)行讀操作是，在檢測(cè)到反饋信號(hào)有效之前，讀信號(hào)、地址信號(hào)和片選信號(hào)必須一直保持有效狀態(tài)，而且只有當(dāng)反饋信 號(hào)有效時(shí)，才能采集讀出數(shù)據(jù)信號(hào)線上的值； 4. 讀信號(hào)和寫信號(hào)只能在片選信號(hào)有效時(shí)才 會(huì) 有效，而且讀信號(hào)和寫信號(hào)不能同時(shí)有效。 第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 13 第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 數(shù)字電路設(shè)計(jì)中經(jīng)常需要使用大容量存儲(chǔ)器，串行 Flash 體積小、占用系統(tǒng)資源少、連線簡(jiǎn)單 ，已被應(yīng)用于數(shù)字設(shè)計(jì)的很多方面。 本設(shè)計(jì)使用 Verilog HDL 編寫了一個(gè)針對(duì) Winbond W25X20/40/80 系列 Flash 的控制器，整個(gè)設(shè)計(jì)緊湊、穩(wěn)定且可靠。 SPI Flash Controller 的設(shè)計(jì)流程 設(shè)計(jì)流程如 圖 所示： 定 義 規(guī) 格 書代 碼 編 寫測(cè) 試 平 臺(tái) 編 寫仿 真綜 合軟 體 編 寫下 載軟 體 仿 真開 始 結(jié) 束對(duì)錯(cuò)對(duì)錯(cuò)對(duì)錯(cuò) 圖 SPI 的設(shè)計(jì)流程 編寫設(shè)計(jì)代碼的前提，是搞清楚所要設(shè)計(jì)的 IP，要完成什么樣的功能。然后根據(jù)功能定義規(guī)格書，定義配置寄存器（ register file），然后考慮好各個(gè)功能模塊的具體實(shí)現(xiàn)方法，實(shí)現(xiàn)步驟，為下步的編寫代碼做好充分的準(zhǔn)備。做好準(zhǔn)備之后，開始編寫代碼，與測(cè)試環(huán)境，然后進(jìn)行軟件仿真至預(yù)期效果。等到代碼仿真正確后，開始編寫軟體 (驅(qū)動(dòng)程序，也就是 deriver)，將軟體進(jìn)行仿真，修改，直到修改正確為止。軟體編寫成功以后，就可以將所設(shè)計(jì)的硬件部分，軟件部分綜合到一起，應(yīng)用 ISE 軟件下載到 FPGA 中進(jìn)行測(cè)試， 驗(yàn)證正確后 得到最終的代碼設(shè)計(jì)。 SPI IP 接口設(shè)計(jì) 14 設(shè)計(jì)規(guī)格 本次設(shè)計(jì)，旨在實(shí)現(xiàn)基本的 SPI Flash 控制器功能，即對(duì) Flash 器件的基本讀寫及擦除操作、狀態(tài)查詢以及中斷設(shè)置。設(shè)計(jì)的特點(diǎn)在于：兼容性和可重復(fù)性。 設(shè)計(jì)要求 ? 支持 Register bus 總線接口 ? 支持 SPI 總線接口 ? 支持 SPI 模式傳輸 ? 支持深度 32 寬度 8 的 FIFO ? 支持以下操作指令： Write