【文章內(nèi)容簡(jiǎn)介】 Flash存儲(chǔ)器的擦除和寫(xiě)操作。 ?LOGO 第 5章 目錄 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 ?LOGO EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 Altera EPCS 串行配置器件 (EPCS1和 EPCS5)，它可用于存儲(chǔ)程序代碼、非易失性程序數(shù)據(jù)和 FPGA配置數(shù)據(jù)。 帶 Avalon接口的 EPCS設(shè)備控制器內(nèi)核（ “EPCS控制器 ”）允許 NiosII系統(tǒng)訪問(wèn) Altera EPCS串行配置器件。 Altera提供集成到NiosII硬件抽象層 (HAL)系統(tǒng)庫(kù)的驅(qū)動(dòng)程序，允許用戶使用 HAL應(yīng)用程序接口 (API)來(lái)讀取和編寫(xiě) EPCS器件。 ?LOGO EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 EPCS控制器可用于： ? 在 EPCS器件中存儲(chǔ)程序代碼。 ? 存儲(chǔ)非易失性數(shù)據(jù)。 ? 管理 FPGA配置數(shù)據(jù)。 ?LOGO EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 EPCS控制器結(jié)構(gòu)框圖 BootLoader ROM EPCS控制器 配置存 儲(chǔ)空間 通用存 儲(chǔ)空間 EPCS配置器件 Avalon 總線 NiosII CPU 片內(nèi)外設(shè) Altera FPGA 存儲(chǔ) FPGA配置數(shù)據(jù) 剩余空間可用于存儲(chǔ)用戶非易失性數(shù)據(jù)。 1KB的片內(nèi)存儲(chǔ)器 ?LOGO EPCS控制器內(nèi)核 ? 軟件編程 Altera提供的 HAL Flash設(shè)備驅(qū)動(dòng)程序已經(jīng)完全屏蔽了 Flash的硬件訪問(wèn)細(xì)節(jié)，訪問(wèn) EPCS Flash的軟件編程和訪問(wèn) CFI Flash的軟件編程完全一樣。 EPCS控制器提供了硬件的底層接口和 HAL驅(qū)動(dòng)程序。 ?LOGO EPCS控制器內(nèi)核 ? 軟件編程 定義集成到 HAL系統(tǒng)庫(kù)所需的驅(qū)動(dòng)程序的頭文件和源文件。 通過(guò)直接控制 EPCS設(shè)備來(lái)進(jìn)行讀寫(xiě)操作的頭文件和源文件 。 ?LOGO 第 5章 目錄 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 ?LOGO 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 定時(shí)器是掛載在 Avanlon總線上的 32位定時(shí)器，特性如下： ? 兩種計(jì)數(shù)模式：?jiǎn)未螠p 1和連續(xù)減 1計(jì)數(shù)模式 ? 定時(shí)器到達(dá) 0時(shí)產(chǎn)生中斷請(qǐng)求 (IRQ)； ? 可選擇設(shè)定為看門(mén)狗定時(shí)器，計(jì)算到達(dá) 0時(shí)復(fù)位系統(tǒng)； ? 可選擇輸出周期性脈沖，在定時(shí)器計(jì)算到達(dá) 0時(shí)輸出脈沖； ? 可由軟件啟動(dòng)、停止或復(fù)位定時(shí)器； ? 可由軟件使能或屏蔽定時(shí)器中斷。 ?LOGO 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 EPCS控制器結(jié)構(gòu)框圖 Status Control Periodh Periodl Snaph Snapl 控制 邏輯 計(jì)數(shù)器 寄存器文件 Timeout pulse IRQ Reset 數(shù)據(jù)總線 地址總線 （ 看門(mén)狗 ） Avanlon 總線從機(jī) 接口到內(nèi) 核邏輯 ?LOGO 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 定時(shí)器可進(jìn)行的基本操作如下所述： ? Avalon主控制器通過(guò)對(duì)控制寄存器執(zhí)行不同的寫(xiě)操作來(lái)控制： ? 啟動(dòng)和停止定時(shí)器 ? 使能 /禁能 IRQ ? 指定單次減 1計(jì)數(shù)或連續(xù)減 1計(jì)數(shù)模式 ? 處理器讀狀態(tài)寄存器獲取當(dāng)前定時(shí)器的運(yùn)行信息。 ? 處理器可通過(guò)寫(xiě)數(shù)據(jù)到 periodl和 periodh寄存器來(lái)設(shè)定定時(shí)器周期。 ?LOGO 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 定時(shí)器可進(jìn)行的基本操作如下所述： ? 內(nèi)部計(jì)數(shù)器計(jì)數(shù)減到 0，立即從周期寄存器開(kāi)始重新裝載。 ? 處理器可以通過(guò)寫(xiě) snapl或 snaph獲取計(jì)數(shù)器的當(dāng)前值。 ? 當(dāng)計(jì)數(shù)器計(jì)數(shù)到達(dá) 0時(shí)： ? 如果 IRQ被使能，則產(chǎn)生一個(gè) IRQ ? （可選的）脈沖發(fā)生器輸出有效持續(xù)一個(gè)時(shí)鐘周期 ? （可選的）看門(mén)狗輸出復(fù)位系統(tǒng) ?LOGO 定時(shí)器內(nèi)核 ? 定時(shí)器寄存器描述 偏移量 名稱 R/W 位描述 15 … 5 3 2 1 0 0 status RW * RUN TO 1 control RW * STOP START CONT ITO 2 periodl RW 超時(shí)周期－ 1（位 15..0） 3 periodh RW 超時(shí)周期－ 1（位 31..16） 5 snapl RW 計(jì)數(shù)器快照（位 15..0） 5 snaph RW 計(jì)數(shù)器快照（位 31..16） EPCS控制器結(jié)構(gòu)框圖 STOP START ITOPeriod注： *表示該位保留 ， 讀取值未定義 。 ?LOGO 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Initial perod： 用于預(yù)設(shè)硬件生成后的定時(shí)器周期，即 perodl和 periodh寄存器的值。 ?LOGO 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Preset Configurations： 可選擇的預(yù)定義的硬件配置。 ?LOGO 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Writeable perod： ? 使能：主控制器可通過(guò)寫(xiě) period而改變向下計(jì)數(shù)周期。 ? 禁能：向下計(jì)數(shù)周期由 Timeout Period確定，且 period寄存器不在硬件中存在。 Readable snapshot： ? 使能：主控制器可讀當(dāng)前向下計(jì)數(shù)器的值。 ? 禁能：計(jì)數(shù)器的狀態(tài)僅通過(guò)狀態(tài)寄存器或 IRQ信號(hào)來(lái)檢測(cè)。 Snap寄存器不在硬件中存在。 Start/Stop control bits： ? 使能：主控制可通過(guò)寫(xiě) START和STOP位來(lái)啟動(dòng)和停止定時(shí)器。 ? 禁能：定時(shí)器連續(xù)運(yùn)行。 ?LOGO 定時(shí)器內(nèi)核 ? － 定 時(shí) 器 內(nèi) 核 配 置 選 項(xiàng) CFI控制器框圖 Timeout pulse： ? 使能：定時(shí)器到 0時(shí)，timeout_pulse輸出一個(gè)時(shí)鐘周期的高電平。 ? 禁能： timeout_out信號(hào)不存在。 System reset on timeout： ? 使能： 定時(shí)器到 0時(shí)， resetrequest信號(hào)輸出一個(gè)時(shí)鐘周期的高電平使系統(tǒng)復(fù)位。 ? 禁能： resetrequest信號(hào)不存在。 ?LOGO 定時(shí)器內(nèi)核 ? 軟件編程 Altera為 NiosII處理器用戶提供硬件抽象層 (HAL)系統(tǒng)庫(kù)驅(qū)動(dòng)程序，允許用戶使用 HAL應(yīng)用程序接口 (API)函數(shù)來(lái)訪問(wèn)定時(shí)器內(nèi)核。 1. HAL系統(tǒng)庫(kù)支持 2. 系統(tǒng)時(shí)鐘驅(qū)動(dòng)程序 3. 時(shí)間標(biāo)記驅(qū)動(dòng)程序 4. 軟件文件 ?LOGO 第 5章 目錄 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? CFI(通用 Flash)控制器內(nèi)核 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? SPI內(nèi)核 ? DMA內(nèi)核 ? 帶 Avalon接口的互斥內(nèi)核 ? 帶 Avalon接口的郵箱內(nèi)核 ? System ID內(nèi)核 ?LOGO UART內(nèi)核 ? UART內(nèi)核綜述 UART內(nèi)核（通用異步接收器 /發(fā)送器內(nèi)核）執(zhí)行 RS232協(xié)議時(shí)序，并提供可調(diào)整的波特率。用戶可配置奇偶校驗(yàn)位、停止位和數(shù)據(jù)位，以及可選的 RTS/CTS流控制信號(hào)。 內(nèi)核提供一個(gè)簡(jiǎn)單的 Avalon從控制器接口，該接口允許 Avalon主控制器（例如 NiosII處理器）通過(guò)讀寫(xiě)寄存器與 UART內(nèi)核進(jìn)行通訊。