【文章內容簡介】 Flash存儲器的擦除和寫操作。 ?LOGO 第 5章 目錄 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 ?LOGO EPCS控制器內核 ? EPCS控制器內核綜述 Altera EPCS 串行配置器件 (EPCS1和 EPCS5)，它可用于存儲程序代碼、非易失性程序數(shù)據和 FPGA配置數(shù)據。 帶 Avalon接口的 EPCS設備控制器內核（ “EPCS控制器 ”）允許 NiosII系統(tǒng)訪問 Altera EPCS串行配置器件。 Altera提供集成到NiosII硬件抽象層 (HAL)系統(tǒng)庫的驅動程序，允許用戶使用 HAL應用程序接口 (API)來讀取和編寫 EPCS器件。 ?LOGO EPCS控制器內核 ? EPCS控制器內核綜述 EPCS控制器可用于： ? 在 EPCS器件中存儲程序代碼。 ? 存儲非易失性數(shù)據。 ? 管理 FPGA配置數(shù)據。 ?LOGO EPCS控制器內核 ? EPCS控制器內核綜述 EPCS控制器結構框圖 BootLoader ROM EPCS控制器 配置存 儲空間 通用存 儲空間 EPCS配置器件 Avalon 總線 NiosII CPU 片內外設 Altera FPGA 存儲 FPGA配置數(shù)據 剩余空間可用于存儲用戶非易失性數(shù)據。 1KB的片內存儲器 ?LOGO EPCS控制器內核 ? 軟件編程 Altera提供的 HAL Flash設備驅動程序已經完全屏蔽了 Flash的硬件訪問細節(jié)，訪問 EPCS Flash的軟件編程和訪問 CFI Flash的軟件編程完全一樣。 EPCS控制器提供了硬件的底層接口和 HAL驅動程序。 ?LOGO EPCS控制器內核 ? 軟件編程 定義集成到 HAL系統(tǒng)庫所需的驅動程序的頭文件和源文件。 通過直接控制 EPCS設備來進行讀寫操作的頭文件和源文件 。 ?LOGO 第 5章 目錄 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 ?LOGO 定時器內核 ? 定時器內核綜述 定時器是掛載在 Avanlon總線上的 32位定時器，特性如下： ? 兩種計數(shù)模式：單次減 1和連續(xù)減 1計數(shù)模式 ? 定時器到達 0時產生中斷請求 (IRQ)； ? 可選擇設定為看門狗定時器，計算到達 0時復位系統(tǒng)； ? 可選擇輸出周期性脈沖，在定時器計算到達 0時輸出脈沖； ? 可由軟件啟動、停止或復位定時器； ? 可由軟件使能或屏蔽定時器中斷。 ?LOGO 定時器內核 ? 定時器內核綜述 EPCS控制器結構框圖 Status Control Periodh Periodl Snaph Snapl 控制 邏輯 計數(shù)器 寄存器文件 Timeout pulse IRQ Reset 數(shù)據總線 地址總線 （ 看門狗 ） Avanlon 總線從機 接口到內 核邏輯 ?LOGO 定時器內核 ? 定時器內核綜述 定時器可進行的基本操作如下所述： ? Avalon主控制器通過對控制寄存器執(zhí)行不同的寫操作來控制： ? 啟動和停止定時器 ? 使能 /禁能 IRQ ? 指定單次減 1計數(shù)或連續(xù)減 1計數(shù)模式 ? 處理器讀狀態(tài)寄存器獲取當前定時器的運行信息。 ? 處理器可通過寫數(shù)據到 periodl和 periodh寄存器來設定定時器周期。 ?LOGO 定時器內核 ? 定時器內核綜述 定時器可進行的基本操作如下所述： ? 內部計數(shù)器計數(shù)減到 0，立即從周期寄存器開始重新裝載。 ? 處理器可以通過寫 snapl或 snaph獲取計數(shù)器的當前值。 ? 當計數(shù)器計數(shù)到達 0時： ? 如果 IRQ被使能，則產生一個 IRQ ? （可選的）脈沖發(fā)生器輸出有效持續(xù)一個時鐘周期 ? （可選的）看門狗輸出復位系統(tǒng) ?LOGO 定時器內核 ? 定時器寄存器描述 偏移量 名稱 R/W 位描述 15 … 5 3 2 1 0 0 status RW * RUN TO 1 control RW * STOP START CONT ITO 2 periodl RW 超時周期－ 1（位 15..0） 3 periodh RW 超時周期－ 1（位 31..16） 5 snapl RW 計數(shù)器快照（位 15..0） 5 snaph RW 計數(shù)器快照（位 31..16） EPCS控制器結構框圖 STOP START ITOPeriod注： *表示該位保留 ， 讀取值未定義 。 ?LOGO 定時器內核 ? － 定 時 器 內 核 配 置 選 項 CFI控制器框圖 Initial perod： 用于預設硬件生成后的定時器周期，即 perodl和 periodh寄存器的值。 ?LOGO 定時器內核 ? － 定 時 器 內 核 配 置 選 項 CFI控制器框圖 Preset Configurations： 可選擇的預定義的硬件配置。 ?LOGO 定時器內核 ? － 定 時 器 內 核 配 置 選 項 CFI控制器框圖 Writeable perod： ? 使能：主控制器可通過寫 period而改變向下計數(shù)周期。 ? 禁能：向下計數(shù)周期由 Timeout Period確定，且 period寄存器不在硬件中存在。 Readable snapshot： ? 使能：主控制器可讀當前向下計數(shù)器的值。 ? 禁能：計數(shù)器的狀態(tài)僅通過狀態(tài)寄存器或 IRQ信號來檢測。 Snap寄存器不在硬件中存在。 Start/Stop control bits： ? 使能：主控制可通過寫 START和STOP位來啟動和停止定時器。 ? 禁能：定時器連續(xù)運行。 ?LOGO 定時器內核 ? － 定 時 器 內 核 配 置 選 項 CFI控制器框圖 Timeout pulse： ? 使能：定時器到 0時，timeout_pulse輸出一個時鐘周期的高電平。 ? 禁能： timeout_out信號不存在。 System reset on timeout： ? 使能： 定時器到 0時， resetrequest信號輸出一個時鐘周期的高電平使系統(tǒng)復位。 ? 禁能： resetrequest信號不存在。 ?LOGO 定時器內核 ? 軟件編程 Altera為 NiosII處理器用戶提供硬件抽象層 (HAL)系統(tǒng)庫驅動程序，允許用戶使用 HAL應用程序接口 (API)函數(shù)來訪問定時器內核。 1. HAL系統(tǒng)庫支持 2. 系統(tǒng)時鐘驅動程序 3. 時間標記驅動程序 4. 軟件文件 ?LOGO 第 5章 目錄 ? 并行輸入 /輸出 (PIO)內核 ? SDRAM控制器內核 ? CFI(通用 Flash)控制器內核 ? EPCS控制器內核 ? 定時器內核 ? UART內核 ? JTAG_UART內核 ? SPI內核 ? DMA內核 ? 帶 Avalon接口的互斥內核 ? 帶 Avalon接口的郵箱內核 ? System ID內核 ?LOGO UART內核 ? UART內核綜述 UART內核（通用異步接收器 /發(fā)送器內核）執(zhí)行 RS232協(xié)議時序，并提供可調整的波特率。用戶可配置奇偶校驗位、停止位和數(shù)據位，以及可選的 RTS/CTS流控制信號。 內核提供一個簡單的 Avalon從控制器接口，該接口允許 Avalon主控制器（例如 NiosII處理器）通過讀寫寄存器與 UART內核進行通訊。