【文章內(nèi)容簡(jiǎn)介】 并 不 是 一 個(gè) 排 版 程 序 ， 它 不 像 Word 或 WPS那 樣 可 以 對(duì) 字 體 、 格 式 、 段 落 等 其 他 屬 性 進(jìn) 行 編 排 ， 它 只 是 一 個(gè) 文 本 編 輯 程序 。 沒(méi) 有 菜 單 ， 只 有 命 令 而 且 命 令 繁 多 。 Vi 有 3 種 基 本 工 作 模 式 ： 命 令 行 模式 、 文 本 輸 入 模 式 和 末 行 模 式 。VIM 是 VI 的 加 強(qiáng) 版 ， 比 vi 更 容 易 使 用 。 vi 的 命 令 幾 乎 全 部 都 可 以 在vim 上 使 用 。 要 在 Linux 下 編 寫(xiě) 文 本 或 語(yǔ) 言 程 序 ， 您 首 先 必 須 選 擇 一 種 文 本 編輯 器 。 可 以 選 擇 使 用 vim 編 輯 器 ， 使 用 它 的 好 處 是 幾 乎 每 一 個(gè) 版 本 的 Linux都 會(huì) 有 它 的 存 在 。 然 而 它 是 在 文 本 模 式 下 使 用 ， 需 要 記 憶 一 些 基 本 的 命 令 操 作方 式 。 第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 9 數(shù)字電路設(shè)計(jì)方法數(shù)字電路設(shè)計(jì)中主要有兩種基本的設(shè)計(jì)方法：自底向上和自頂向下設(shè)計(jì)方法。在自頂向下的設(shè)計(jì)方法中，我們首先定義頂層模塊，然后分析實(shí)現(xiàn)頂層模塊功能需要那些必要的子模塊，然后按照相同的方法對(duì)子模塊進(jìn)行分解，知道無(wú)法進(jìn)一步細(xì)分的最底層模塊為止。在自底向上的設(shè)計(jì)方法中，我們首先對(duì)現(xiàn)有的功能模塊進(jìn)行分析，然后利用這些模塊去搭建較大的功能模塊，如此繼續(xù)直至頂層的功能模塊。在實(shí)際的設(shè)計(jì)中，通常是兩種方法混合使用的。設(shè)計(jì)者首先根據(jù)電路體系接口定義頂層模塊。邏輯設(shè)計(jì)者確定如何根據(jù)功能將整個(gè)設(shè)計(jì)劃分為子模塊；同時(shí)，電路設(shè)計(jì)者對(duì)底層功能快進(jìn)行優(yōu)化設(shè)計(jì)，并進(jìn)一步使用這些底層模塊來(lái)搭建其高層模塊。兩者的工作按相反的方向獨(dú)立的進(jìn)行，直至在某一中間點(diǎn)會(huì)合。這是，電路設(shè)計(jì)者已經(jīng)使用開(kāi)關(guān)級(jí)原語(yǔ)創(chuàng)建了一個(gè)底層功能塊庫(kù)，而邏輯設(shè)計(jì)設(shè)也通過(guò)使用自頂向下的方法將整個(gè)設(shè)計(jì)分解為由庫(kù)單元構(gòu)成的結(jié)構(gòu)描述。 Verilog HDL 的設(shè)計(jì)流程在用 Verilog HDL 進(jìn)行硬件設(shè)計(jì)的過(guò)程中，開(kāi)發(fā)人員通常是將設(shè)計(jì)分層三個(gè)層次進(jìn)行設(shè)計(jì)。第一層次是行為描述。就是用數(shù)學(xué)模型對(duì)整個(gè)系統(tǒng)進(jìn)行的描述。一般來(lái)說(shuō)，對(duì)系統(tǒng)進(jìn)行行為描述的目的是為了在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)系統(tǒng)行為的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。在行為描述階段并不真正考慮實(shí)際的算法和操作用什么方法來(lái)實(shí)現(xiàn)，注意力主要集中在系統(tǒng)的結(jié)構(gòu)和工作過(guò)程能否達(dá)到設(shè)計(jì)要求方面。在進(jìn)行完行為描述之后，通常要把它轉(zhuǎn)換為 RTL 級(jí)的描述，因?yàn)楝F(xiàn)有的EDA 工具只能接受 RTL 級(jí)描述的 HDL 文件進(jìn)行自動(dòng)邏輯綜合。第二層次是 RTL 方式描述，又稱為寄存器傳輸描述。用行為方式描述系統(tǒng)結(jié)構(gòu)的程序抽象程度很高，很難直接映射到具體邏輯元件的實(shí)現(xiàn)。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式的 Verilog HDL 程序改為 RTL 方式的程序。在編寫(xiě)完RTL 方式的程序之后，就可以利用仿真工具對(duì)程序進(jìn)行仿真了。如果仿真通過(guò)，就可以利用邏輯綜合工具進(jìn)行綜合了。第三層次是邏輯綜合。在這一階段主要是利用邏輯綜合工具，將 RTL 級(jí)的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門(mén)級(jí)網(wǎng)表） ，并且綜合結(jié)果也可以以原理SPI IP 接口設(shè)計(jì)10圖的方式輸出。得到網(wǎng)表之后，還需要進(jìn)行門(mén)級(jí)仿真和定時(shí)檢查。其設(shè)計(jì)過(guò)程如圖 所示：總體方案行為級(jí)描述行為級(jí)仿真R T L 級(jí)描述R T L 級(jí)仿真邏輯綜合 、 優(yōu)化門(mén)級(jí)仿真 、 定時(shí)檢查門(mén)級(jí)網(wǎng)表輸出圖 Verilog HDL 設(shè)計(jì)流程 編譯、模擬仿真 EDA tool 簡(jiǎn)介Debussy 是 NOVAS Software Inc(思源科技)發(fā)展的 HDL Debug amp。 Analysis tool，這套軟體主要不是用來(lái)跑仿真或看波形，它最強(qiáng)大的功能是：能夠在 HDL source code、 schematic diagram、waveform、state bubble diagram 之間，即時(shí)做trace，協(xié)助工程師 debug。在本次設(shè)計(jì)中使用的是經(jīng)過(guò)公司自己修改過(guò)的版本（verdi ） ISE 軟件簡(jiǎn)介Xilinx 公司的 ISE 軟件是一套用以開(kāi)發(fā) Xilinx 公司的 FPGAamp。CPLD 的集成開(kāi)發(fā)軟件，它提供了一個(gè)從設(shè)計(jì)輸入到綜合、布線、仿真、下載的全套解決方案，并很方便的同其它 EDA 工具接口。原理圖輸入用的是第三方軟件 ECS，HDL 綜合可以使用 Xilinx 公司開(kāi)發(fā)的 XST、Synopsys 的 FPGA Express 和 Synplicity 公司第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 11的 Synplify/Synplify Pro，測(cè)試臺(tái)輸入是圖形化的 HDL Bencher，狀態(tài)圖輸入用的是 StateCAD，前、后仿真則可以使用 Modelsim XE(Xilinx Edition)或 Modelsim SE。除了上述軟件以外，也可以使用其它公司的相關(guān) EDA 軟件產(chǎn)品。具體利用 ISE 進(jìn)行 FPGA 測(cè)試的過(guò)程包括：環(huán)境設(shè)置，新建工程，添加源文件，編寫(xiě)測(cè)試文件，前仿真，綜合，布線，后仿真，配置管腳和下載測(cè)試。這里前仿真主要針對(duì)電路的語(yǔ)法和邏輯錯(cuò)誤，仿真屬于行為級(jí)的仿真。而后仿真是在完成布局和布線、時(shí)序分析完成生成時(shí)序網(wǎng)表以后,根據(jù)器件中門(mén),或者布線的延時(shí)，將時(shí)序網(wǎng)表與功能網(wǎng)表一起進(jìn)行的仿真。 Xilinx Spartan3 系列器件介紹Spartan3 系列器件采用 Xilinx 最成功的 VirtexⅡ FPGA 器件構(gòu)架，并利用90nm 和 12 英寸晶圓工藝生產(chǎn)，芯片大小比 工藝的產(chǎn)品縮小了 80％。為了優(yōu)化結(jié)構(gòu)，降低成本，Xilinx 對(duì) Spartan3 系列器件的內(nèi)部結(jié)構(gòu)做了部分簡(jiǎn)化，器件的晶元大小比 工藝縮小了 50％。這就使得新產(chǎn)品的成品價(jià)格比其他廠商的器件降低了 80％，Spartan3 的性價(jià)比大幅度提高。為了能夠提供更多的I/O 引腳， Spartan3 采用錯(cuò)位的雙排 I/O 引腳結(jié)構(gòu)。該系列產(chǎn)品可提供 5 萬(wàn)至 500 萬(wàn)的系統(tǒng)邏輯門(mén)，從 美元起價(jià)，完全滿足顧客對(duì)低成本解決方案的要求，并把價(jià)格降低到可以和 ASIC、ASSP 和微控制器相抗衡的水平。器件主要由可配置邏輯塊（CLB） 、輸入輸出模塊（IOB ） 、基于矢量的內(nèi)部互連結(jié)構(gòu)、數(shù)字延遲鎖相環(huán)（DLL） 、先進(jìn)的多級(jí)存儲(chǔ)器結(jié)構(gòu)組成。Spartan3 系列器件還提供四個(gè)功能強(qiáng)大的數(shù)字化時(shí)鐘管理器（DCM） ，由基本的數(shù)字延遲鎖相環(huán)（DLL ）構(gòu)成，具有完善的頻率合成、相移、時(shí)鐘偏移消除等功能。另外，Spartan3 還提供豐富的嵌入式 DSP 功能，可保證每秒執(zhí)行 3300 億次乘累加（MAC ）運(yùn)算的高性能 DSP 應(yīng)用。在塊存儲(chǔ)器方面，Spartan3 可提供多達(dá) 1872Kb 的塊存儲(chǔ)器，及多達(dá) 520Kb 的分布式存儲(chǔ)器，這些存儲(chǔ)器都具有完全的雙口功能。據(jù)權(quán)威統(tǒng)計(jì)，到目前為止，Xilinx 的 Spartan3 系列 FPGA 是工藝最先進(jìn)、價(jià)格最低、單位成本最有效、I/O 管腳最多的平臺(tái)級(jí)可編程邏輯器件，能夠滿足大部分的芯片設(shè)計(jì)驗(yàn)證的需要。SPI IP 接口設(shè)計(jì)12設(shè)計(jì)驗(yàn)證采用 Spartan3 系列的 XC3S5000 FPGA 器件，內(nèi)部時(shí)鐘頻率達(dá)326MHz，可提供 74880 個(gè)邏輯單元，500 萬(wàn)個(gè)系統(tǒng)門(mén)。XC3S5000 支持 17 種單端接口標(biāo)準(zhǔn)和 6 種差分接口標(biāo)準(zhǔn)，輸出信號(hào)的邏輯擺幅可達(dá) 和 ,每個(gè)I/O 口支持 622Mb/s 的數(shù)據(jù)傳輸率。104 個(gè) 18 位 18 位乘法器，104 個(gè) 18 Kb 塊存儲(chǔ)器，這些使得在一般的集成電路設(shè)計(jì)驗(yàn)證中，XC3S5000 能夠完全勝任。 HE register BUS 協(xié)議簡(jiǎn)介 該 BUS 協(xié)議共有 7 類信號(hào)線，包括片選信號(hào) R_RGST_SEL（位寬為 1） 、讀信號(hào) R_RGST_RE（位寬為 1） 、寫(xiě)信號(hào) R_RGST_WE（位寬為 1） 、地址信號(hào)R_RGST_ADR（位寬為 5） 、寫(xiě)入數(shù)據(jù)信號(hào) R_RGST_BUS（位寬為 32） 、讀出數(shù)據(jù)信號(hào) SL_RGST_BUS（位寬為 32） 、反饋信號(hào) SL_RGST_ACK（位寬為 1） 。該協(xié)議的主要內(nèi)容包括：1. 讀信號(hào)或?qū)懶盘?hào)、地址信號(hào)和片選信號(hào)必須同時(shí)有效；2. 當(dāng)對(duì)寄存器進(jìn)行寫(xiě)入操作時(shí)，在檢測(cè)到反饋信號(hào)有效之前，寫(xiě)信號(hào)、地址信號(hào)、片選信號(hào)和寫(xiě)入數(shù)據(jù)信號(hào)必須一直保持有效狀態(tài)；3. 當(dāng)對(duì)寄存器進(jìn)行讀操作是，在檢測(cè)到反饋信號(hào)有效之前，讀信號(hào)、地址信號(hào)和片選信號(hào)必須一直保持有效狀態(tài)，而且只有當(dāng)反饋信號(hào)有效時(shí)，才能采集讀出數(shù)據(jù)信號(hào)線上的值；4. 讀信號(hào)和寫(xiě)信號(hào)只能在片選信號(hào)有效時(shí)才會(huì)有效，而且讀信號(hào)和寫(xiě)信號(hào)不能同時(shí)有效。第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 13第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn)數(shù)字電路設(shè)計(jì)中經(jīng)常需要使用大容量存儲(chǔ)器，串行 Flash 體積小、占用系統(tǒng)資源少、連線簡(jiǎn)單，已被應(yīng)用于數(shù)字設(shè)計(jì)的很多方面。本設(shè)計(jì)使用 Verilog HDL編寫(xiě)了一個(gè)針對(duì) Winbond W25X20/40/80 系列 Flash 的控制器，整個(gè)設(shè)計(jì)緊湊、穩(wěn)定且可靠。 Flash Controller 的設(shè)計(jì)流程設(shè)計(jì)流程如圖 所示：定義規(guī)格書(shū)代碼編寫(xiě)測(cè)試平臺(tái)編寫(xiě)仿真綜合軟體編寫(xiě)下載軟體仿真開(kāi)始 結(jié)束對(duì)錯(cuò)對(duì)錯(cuò)對(duì)錯(cuò)圖 SPI 的設(shè)計(jì)流程編寫(xiě)設(shè)計(jì)代碼的前提，是搞清楚所要設(shè)計(jì)的 IP，要完成什么樣的功能。然后根據(jù)功能定義規(guī)格書(shū)，定義配置寄存器（register file ） ，然后考慮好各個(gè)功能模塊的具體實(shí)現(xiàn)方法，實(shí)現(xiàn)步驟，為下步的編寫(xiě)代碼做好充分的準(zhǔn)備。做好準(zhǔn)備之后，開(kāi)始編寫(xiě)代碼，與測(cè)試環(huán)境，然后進(jìn)行軟件仿真至預(yù)期效果。等到代碼仿真正確后，開(kāi)始編寫(xiě)軟體(驅(qū)動(dòng)程序，也就是 deriver)，將軟體進(jìn)行仿真，修改，直到修改正確為止。軟體編寫(xiě)成功以后，就可以將所設(shè)計(jì)的硬件部分，軟件部分綜合到一起，應(yīng)用 ISE 軟件下載到 FPGA 中進(jìn)行測(cè)試，驗(yàn)證正確后得到最終的代碼設(shè)計(jì)。SPI IP 接口設(shè)計(jì)14 設(shè)計(jì)規(guī)格本次設(shè)計(jì)，旨在實(shí)現(xiàn)基本的 SPI Flash 控制器功能，即對(duì) Flash 器件的基本讀寫(xiě)及擦除操作、狀態(tài)查詢以及中斷設(shè)置。設(shè)計(jì)的特點(diǎn)在于：兼容性和可重復(fù)性。 設(shè)計(jì)要求? 支持 Register bus 總線接口? 支持 SPI 總線接口? 支持 SPI 模式傳輸? 支持深度 32 寬度 8 的 FIFO? 支持以下操作指令：Write Enable/Disable, Read/Write Status Register, Read Data, Fast Read, Page Program, Block/Sector/Chip Erase.? 支持傳輸開(kāi)始可控制? 支持可配置的傳輸字節(jié)數(shù)（maximum 32, little endian）? 支持傳輸完成中斷機(jī)制? 支持中斷狀態(tài)查詢模式? 支持中斷狀態(tài)寫(xiě)“1”清除? 支持可屏蔽中斷信號(hào)? 支持系統(tǒng)時(shí)鐘 25MHZ—100MHZ? 支持可配置的 SPI 接口傳輸速度：1/4 system clock, 1/8 system clock, 1/16 system clock? 支持軟件復(fù)位 I/O 端口(1) 系統(tǒng)時(shí)鐘和系統(tǒng)復(fù)位表 時(shí)鐘和復(fù)位端口端口名稱 輸入/輸出 位寬 描述SYSCLK 輸入 1 系統(tǒng)時(shí)鐘， 25MHZ—100MHZRST_B 輸入 1 系統(tǒng)復(fù)位，低電平有效第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 15(2) HE Register Bus 端口表 HE 寄存器總線端口端口名稱 輸入/輸出 位寬 描述R_RGST_SPI_SEL 輸入 1 Register Bus 片選信號(hào)，高電平有效R_RGST_WE 輸入 1 Register Bus 寫(xiě)使能信號(hào)，高電平有效R_RGST_RE 輸入 1 Register Bus 讀使能信號(hào)，高電平有效R_RGST_BUS 輸入 32 并行數(shù)據(jù)輸入總線R_RGST_ADR 輸入 5 Register Bus 地址信號(hào)SL_RGST_BUS 輸出 32 并行數(shù)據(jù)輸出總線SL_RGST_ACK 輸出 1 Register Bus 讀寫(xiě)操作完成信號(hào)，高電平有效(3) SPI Flash Bus 端口表 SPI 總線端口端口名稱 輸入/輸出 位寬 描述SL_SPI_DI 輸入 1 SPI Flash 控制器串行輸入數(shù)據(jù)SL_SPI_CLK 輸出 1 SPI 時(shí)鐘SPI_DO 輸出 1 SPI Flash 控制器串行輸出數(shù)據(jù)SPI_CS_B 輸出 1 SPI 片選信號(hào)，低電平有效SPI_WP_B 輸出 1 SPI Flash 寫(xiě)保護(hù)信號(hào)，低電平有效(4) SPI 中斷信號(hào)端口表 SPI 中斷端口端口名稱 輸入/輸出 位寬 描述SPI_INT 輸出 1 SPI 中斷信號(hào)SPI IP 接口設(shè)計(jì)16（5）DMA 傳輸端口表 DMA 傳輸端口端口名稱 輸入/輸出 位寬 描述SPI_TX_REQ 輸出 1 SPI 的 TX 需求信號(hào)SPI_TX_CLR 輸入 1 SPI 的 TX 清除信號(hào)SPI_RX_REQ 輸出 1 SPI 的