【文章內容簡介】 并 不 是 一 個 排 版 程 序 ， 它 不 像 Word 或 WPS那 樣 可 以 對 字 體 、 格 式 、 段 落 等 其 他 屬 性 進 行 編 排 ， 它 只 是 一 個 文 本 編 輯 程序 。 沒 有 菜 單 ， 只 有 命 令 而 且 命 令 繁 多 。 Vi 有 3 種 基 本 工 作 模 式 ： 命 令 行 模式 、 文 本 輸 入 模 式 和 末 行 模 式 。VIM 是 VI 的 加 強 版 ， 比 vi 更 容 易 使 用 。 vi 的 命 令 幾 乎 全 部 都 可 以 在vim 上 使 用 。 要 在 Linux 下 編 寫 文 本 或 語 言 程 序 ， 您 首 先 必 須 選 擇 一 種 文 本 編輯 器 。 可 以 選 擇 使 用 vim 編 輯 器 ， 使 用 它 的 好 處 是 幾 乎 每 一 個 版 本 的 Linux都 會 有 它 的 存 在 。 然 而 它 是 在 文 本 模 式 下 使 用 ， 需 要 記 憶 一 些 基 本 的 命 令 操 作方 式 。 第三章 SPI Flash Controller 設計環(huán)境 9 數(shù)字電路設計方法數(shù)字電路設計中主要有兩種基本的設計方法：自底向上和自頂向下設計方法。在自頂向下的設計方法中，我們首先定義頂層模塊，然后分析實現(xiàn)頂層模塊功能需要那些必要的子模塊，然后按照相同的方法對子模塊進行分解，知道無法進一步細分的最底層模塊為止。在自底向上的設計方法中，我們首先對現(xiàn)有的功能模塊進行分析，然后利用這些模塊去搭建較大的功能模塊，如此繼續(xù)直至頂層的功能模塊。在實際的設計中，通常是兩種方法混合使用的。設計者首先根據(jù)電路體系接口定義頂層模塊。邏輯設計者確定如何根據(jù)功能將整個設計劃分為子模塊；同時，電路設計者對底層功能快進行優(yōu)化設計，并進一步使用這些底層模塊來搭建其高層模塊。兩者的工作按相反的方向獨立的進行，直至在某一中間點會合。這是，電路設計者已經使用開關級原語創(chuàng)建了一個底層功能塊庫，而邏輯設計設也通過使用自頂向下的方法將整個設計分解為由庫單元構成的結構描述。 Verilog HDL 的設計流程在用 Verilog HDL 進行硬件設計的過程中，開發(fā)人員通常是將設計分層三個層次進行設計。第一層次是行為描述。就是用數(shù)學模型對整個系統(tǒng)進行的描述。一般來說，對系統(tǒng)進行行為描述的目的是為了在系統(tǒng)設計的初始階段，通過對系統(tǒng)行為的仿真來發(fā)現(xiàn)設計中存在的問題。在行為描述階段并不真正考慮實際的算法和操作用什么方法來實現(xiàn)，注意力主要集中在系統(tǒng)的結構和工作過程能否達到設計要求方面。在進行完行為描述之后，通常要把它轉換為 RTL 級的描述，因為現(xiàn)有的EDA 工具只能接受 RTL 級描述的 HDL 文件進行自動邏輯綜合。第二層次是 RTL 方式描述，又稱為寄存器傳輸描述。用行為方式描述系統(tǒng)結構的程序抽象程度很高，很難直接映射到具體邏輯元件的實現(xiàn)。要想得到硬件的具體實現(xiàn)，必須將行為方式的 Verilog HDL 程序改為 RTL 方式的程序。在編寫完RTL 方式的程序之后，就可以利用仿真工具對程序進行仿真了。如果仿真通過，就可以利用邏輯綜合工具進行綜合了。第三層次是邏輯綜合。在這一階段主要是利用邏輯綜合工具，將 RTL 級的程序轉換成用基本邏輯元件表示的文件（門級網表） ，并且綜合結果也可以以原理SPI IP 接口設計10圖的方式輸出。得到網表之后，還需要進行門級仿真和定時檢查。其設計過程如圖 所示：總體方案行為級描述行為級仿真R T L 級描述R T L 級仿真邏輯綜合 、 優(yōu)化門級仿真 、 定時檢查門級網表輸出圖 Verilog HDL 設計流程 編譯、模擬仿真 EDA tool 簡介Debussy 是 NOVAS Software Inc(思源科技)發(fā)展的 HDL Debug amp。 Analysis tool，這套軟體主要不是用來跑仿真或看波形，它最強大的功能是：能夠在 HDL source code、 schematic diagram、waveform、state bubble diagram 之間，即時做trace，協(xié)助工程師 debug。在本次設計中使用的是經過公司自己修改過的版本（verdi ） ISE 軟件簡介Xilinx 公司的 ISE 軟件是一套用以開發(fā) Xilinx 公司的 FPGAamp。CPLD 的集成開發(fā)軟件，它提供了一個從設計輸入到綜合、布線、仿真、下載的全套解決方案，并很方便的同其它 EDA 工具接口。原理圖輸入用的是第三方軟件 ECS，HDL 綜合可以使用 Xilinx 公司開發(fā)的 XST、Synopsys 的 FPGA Express 和 Synplicity 公司第三章 SPI Flash Controller 設計環(huán)境 11的 Synplify/Synplify Pro，測試臺輸入是圖形化的 HDL Bencher，狀態(tài)圖輸入用的是 StateCAD，前、后仿真則可以使用 Modelsim XE(Xilinx Edition)或 Modelsim SE。除了上述軟件以外，也可以使用其它公司的相關 EDA 軟件產品。具體利用 ISE 進行 FPGA 測試的過程包括：環(huán)境設置，新建工程，添加源文件，編寫測試文件，前仿真，綜合，布線，后仿真，配置管腳和下載測試。這里前仿真主要針對電路的語法和邏輯錯誤，仿真屬于行為級的仿真。而后仿真是在完成布局和布線、時序分析完成生成時序網表以后,根據(jù)器件中門,或者布線的延時，將時序網表與功能網表一起進行的仿真。 Xilinx Spartan3 系列器件介紹Spartan3 系列器件采用 Xilinx 最成功的 VirtexⅡ FPGA 器件構架，并利用90nm 和 12 英寸晶圓工藝生產，芯片大小比 工藝的產品縮小了 80％。為了優(yōu)化結構，降低成本，Xilinx 對 Spartan3 系列器件的內部結構做了部分簡化，器件的晶元大小比 工藝縮小了 50％。這就使得新產品的成品價格比其他廠商的器件降低了 80％，Spartan3 的性價比大幅度提高。為了能夠提供更多的I/O 引腳， Spartan3 采用錯位的雙排 I/O 引腳結構。該系列產品可提供 5 萬至 500 萬的系統(tǒng)邏輯門，從 美元起價，完全滿足顧客對低成本解決方案的要求，并把價格降低到可以和 ASIC、ASSP 和微控制器相抗衡的水平。器件主要由可配置邏輯塊（CLB） 、輸入輸出模塊（IOB ） 、基于矢量的內部互連結構、數(shù)字延遲鎖相環(huán)（DLL） 、先進的多級存儲器結構組成。Spartan3 系列器件還提供四個功能強大的數(shù)字化時鐘管理器（DCM） ，由基本的數(shù)字延遲鎖相環(huán)（DLL ）構成，具有完善的頻率合成、相移、時鐘偏移消除等功能。另外，Spartan3 還提供豐富的嵌入式 DSP 功能，可保證每秒執(zhí)行 3300 億次乘累加（MAC ）運算的高性能 DSP 應用。在塊存儲器方面，Spartan3 可提供多達 1872Kb 的塊存儲器，及多達 520Kb 的分布式存儲器，這些存儲器都具有完全的雙口功能。據(jù)權威統(tǒng)計，到目前為止，Xilinx 的 Spartan3 系列 FPGA 是工藝最先進、價格最低、單位成本最有效、I/O 管腳最多的平臺級可編程邏輯器件，能夠滿足大部分的芯片設計驗證的需要。SPI IP 接口設計12設計驗證采用 Spartan3 系列的 XC3S5000 FPGA 器件，內部時鐘頻率達326MHz，可提供 74880 個邏輯單元，500 萬個系統(tǒng)門。XC3S5000 支持 17 種單端接口標準和 6 種差分接口標準，輸出信號的邏輯擺幅可達 和 ,每個I/O 口支持 622Mb/s 的數(shù)據(jù)傳輸率。104 個 18 位 18 位乘法器，104 個 18 Kb 塊存儲器，這些使得在一般的集成電路設計驗證中，XC3S5000 能夠完全勝任。 HE register BUS 協(xié)議簡介 該 BUS 協(xié)議共有 7 類信號線，包括片選信號 R_RGST_SEL（位寬為 1） 、讀信號 R_RGST_RE（位寬為 1） 、寫信號 R_RGST_WE（位寬為 1） 、地址信號R_RGST_ADR（位寬為 5） 、寫入數(shù)據(jù)信號 R_RGST_BUS（位寬為 32） 、讀出數(shù)據(jù)信號 SL_RGST_BUS（位寬為 32） 、反饋信號 SL_RGST_ACK（位寬為 1） 。該協(xié)議的主要內容包括：1. 讀信號或寫信號、地址信號和片選信號必須同時有效；2. 當對寄存器進行寫入操作時，在檢測到反饋信號有效之前，寫信號、地址信號、片選信號和寫入數(shù)據(jù)信號必須一直保持有效狀態(tài)；3. 當對寄存器進行讀操作是，在檢測到反饋信號有效之前，讀信號、地址信號和片選信號必須一直保持有效狀態(tài)，而且只有當反饋信號有效時，才能采集讀出數(shù)據(jù)信號線上的值；4. 讀信號和寫信號只能在片選信號有效時才會有效，而且讀信號和寫信號不能同時有效。第四章 SPI Flash Controller 設計與實現(xiàn) 13第四章 SPI Flash Controller 設計與實現(xiàn)數(shù)字電路設計中經常需要使用大容量存儲器，串行 Flash 體積小、占用系統(tǒng)資源少、連線簡單，已被應用于數(shù)字設計的很多方面。本設計使用 Verilog HDL編寫了一個針對 Winbond W25X20/40/80 系列 Flash 的控制器，整個設計緊湊、穩(wěn)定且可靠。 Flash Controller 的設計流程設計流程如圖 所示：定義規(guī)格書代碼編寫測試平臺編寫仿真綜合軟體編寫下載軟體仿真開始 結束對錯對錯對錯圖 SPI 的設計流程編寫設計代碼的前提，是搞清楚所要設計的 IP，要完成什么樣的功能。然后根據(jù)功能定義規(guī)格書，定義配置寄存器（register file ） ，然后考慮好各個功能模塊的具體實現(xiàn)方法，實現(xiàn)步驟，為下步的編寫代碼做好充分的準備。做好準備之后，開始編寫代碼，與測試環(huán)境，然后進行軟件仿真至預期效果。等到代碼仿真正確后，開始編寫軟體(驅動程序，也就是 deriver)，將軟體進行仿真，修改，直到修改正確為止。軟體編寫成功以后，就可以將所設計的硬件部分，軟件部分綜合到一起，應用 ISE 軟件下載到 FPGA 中進行測試，驗證正確后得到最終的代碼設計。SPI IP 接口設計14 設計規(guī)格本次設計，旨在實現(xiàn)基本的 SPI Flash 控制器功能，即對 Flash 器件的基本讀寫及擦除操作、狀態(tài)查詢以及中斷設置。設計的特點在于：兼容性和可重復性。 設計要求? 支持 Register bus 總線接口? 支持 SPI 總線接口? 支持 SPI 模式傳輸? 支持深度 32 寬度 8 的 FIFO? 支持以下操作指令：Write Enable/Disable, Read/Write Status Register, Read Data, Fast Read, Page Program, Block/Sector/Chip Erase.? 支持傳輸開始可控制? 支持可配置的傳輸字節(jié)數(shù)（maximum 32, little endian）? 支持傳輸完成中斷機制? 支持中斷狀態(tài)查詢模式? 支持中斷狀態(tài)寫“1”清除? 支持可屏蔽中斷信號? 支持系統(tǒng)時鐘 25MHZ—100MHZ? 支持可配置的 SPI 接口傳輸速度：1/4 system clock, 1/8 system clock, 1/16 system clock? 支持軟件復位 I/O 端口(1) 系統(tǒng)時鐘和系統(tǒng)復位表 時鐘和復位端口端口名稱 輸入/輸出 位寬 描述SYSCLK 輸入 1 系統(tǒng)時鐘， 25MHZ—100MHZRST_B 輸入 1 系統(tǒng)復位，低電平有效第四章 SPI Flash Controller 設計與實現(xiàn) 15(2) HE Register Bus 端口表 HE 寄存器總線端口端口名稱 輸入/輸出 位寬 描述R_RGST_SPI_SEL 輸入 1 Register Bus 片選信號，高電平有效R_RGST_WE 輸入 1 Register Bus 寫使能信號，高電平有效R_RGST_RE 輸入 1 Register Bus 讀使能信號，高電平有效R_RGST_BUS 輸入 32 并行數(shù)據(jù)輸入總線R_RGST_ADR 輸入 5 Register Bus 地址信號SL_RGST_BUS 輸出 32 并行數(shù)據(jù)輸出總線SL_RGST_ACK 輸出 1 Register Bus 讀寫操作完成信號，高電平有效(3) SPI Flash Bus 端口表 SPI 總線端口端口名稱 輸入/輸出 位寬 描述SL_SPI_DI 輸入 1 SPI Flash 控制器串行輸入數(shù)據(jù)SL_SPI_CLK 輸出 1 SPI 時鐘SPI_DO 輸出 1 SPI Flash 控制器串行輸出數(shù)據(jù)SPI_CS_B 輸出 1 SPI 片選信號，低電平有效SPI_WP_B 輸出 1 SPI Flash 寫保護信號，低電平有效(4) SPI 中斷信號端口表 SPI 中斷端口端口名稱 輸入/輸出 位寬 描述SPI_INT 輸出 1 SPI 中斷信號SPI IP 接口設計16（5）DMA 傳輸端口表 DMA 傳輸端口端口名稱 輸入/輸出 位寬 描述SPI_TX_REQ 輸出 1 SPI 的 TX 需求信號SPI_TX_CLR 輸入 1 SPI 的 TX 清除信號SPI_RX_REQ 輸出 1 SPI 的