【正文】 此次仿真的主要目的在于測試設(shè)計(jì)與平臺(tái)的連接是否正確， 并且檢驗(yàn)驅(qū)動(dòng)程序書寫是否正確、合理、全面。 在測試寫操作的正確性前，必須證明讀操作的正確性。 ? 在 偽 CPU 中，定義了 寄存器 的讀寫 任務(wù)，便于測試更有效的進(jìn)行。 分頻模塊 根據(jù)設(shè)計(jì)要求， SPI Flash Controller 要支持三種可配置的 SPI 模式傳輸速度，第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 25 分別為 1/4 system clock,1/8 system clock,1/16 system Register File 中控制寄存器的第 4 位可以決定不同的 SPI 傳輸速度： SPI_CON[3:2]=2’h00 1/4 system clock SPI_CON[3:2]=2’h01 1/8 system clock SPI_CON[3。 SPI IP 接口設(shè)計(jì) 24 數(shù)據(jù)狀態(tài)信息選擇邏輯 R e a d / F a s t R ea dR e a d S t a t u s R e g i s t e r數(shù) 據(jù)狀 態(tài) 信 息選 擇 邏 輯并 串 轉(zhuǎn) 換 移 位 寄 存 器數(shù) 據(jù) 儲(chǔ) 存 器I D 寄 存 器圖 數(shù)據(jù)狀態(tài)信息選擇邏輯示意圖 根據(jù)當(dāng)前 SPI Flash Controller 所發(fā)送的指令可以判斷從 Flash 器件接收回來的是數(shù)據(jù)信息還是狀態(tài)信息，然后通過數(shù)據(jù) 狀態(tài)信息選擇邏輯決定信息的不同分流方向如果是數(shù)據(jù)，則放入數(shù)據(jù)緩存 器（ SPI_FIFO） ,如果是狀態(tài)信息，則放入 Flash狀態(tài)寄存器（ STATUS_ID），如圖 所示。 Flash 在SPI_CLK 的下降沿送出數(shù)據(jù)，為了保證數(shù)值的準(zhǔn)確性，在 SPI_CLK 的上升沿，系統(tǒng)從 SPI 串行輸入引腳采值，并將先采到的值作為高 bit 依次存入寄存器中，這樣一系列時(shí) 鐘下來，原本串行輸入的數(shù)據(jù)就被并行的存了下來。內(nèi)部所定義的寄存器如下： 表 寄存器列表 地址 名稱 讀寫操作 描述 5’h0 控制寄存器(SPI_CON) 讀寫 控制信號寄存器 5’h1 中斷狀態(tài)寄存器(INT_FLAG) 只讀 中斷狀態(tài)寄存器 5’h2 指令寄存器(BYTE_CODE) 讀寫 指令 /數(shù)據(jù)個(gè)數(shù)寄存器 5’h3 地 址寄存器 (SPI_ADR) 讀寫 地址寄存器 5’h4 數(shù)據(jù)存儲(chǔ)器(SPI_FIFO) 讀寫 FIFO 寄存器 5’h5 ID 寄存器(STATUS_ID) 只讀 Flash 狀態(tài) 和廠商信息 寄存器 各寄存器內(nèi)部詳細(xì)描述和配置見附件 A。 設(shè)計(jì)要求 ? 支持 Register bus 總線接口 ? 支持 SPI 總線接口 ? 支持 SPI 模式傳輸 ? 支持深度 32 寬度 8 的 FIFO ? 支持以下操作指令： Write Enable/Disable, Read/Write Status Register, Read Data, Fast Read, Page Program, Block/Sector/Chip Erase. ? 支持傳輸開始可控制 ? 支持可配置的傳輸字節(jié)數(shù)（ maximum 32, little endian） ? 支持傳輸完成中斷機(jī)制 ? 支持中斷狀態(tài)查詢 模式 ? 支持中斷狀態(tài)寫 “ 1” 清除 ? 支持可屏蔽中斷信號 ? 支持系統(tǒng)時(shí)鐘 25MHZ— 100MHZ ? 支持可配置的 SPI 接口傳輸速度： 1/4 system clock, 1/8 system clock, 1/16 system clock ? 支持軟件復(fù)位 I/O 端口 (1) 系統(tǒng)時(shí)鐘和系統(tǒng)復(fù)位 表 時(shí)鐘和復(fù)位端口 端口名稱 輸入 /輸出 位寬 描述 SYSCLK 輸入 1 系統(tǒng)時(shí)鐘， 25MHZ— 100MHZ RST_B 輸入 1 系統(tǒng)復(fù)位，低電平有效 第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 15 (2) HE Register Bus 端口 表 HE 寄存器總線端口 端口名稱 輸入 /輸出 位寬 描述 R_RGST_SPI_SEL 輸入 1 Register Bus 片選信號，高 電平有效 R_RGST_WE 輸入 1 Register Bus 寫使能信號，高電平有效 R_RGST_RE 輸入 1 Register Bus 讀使能信號，高電平有效 R_RGST_BUS 輸入 32 并行數(shù)據(jù)輸入總線 R_RGST_ADR 輸入 5 Register Bus 地址信號 SL_RGST_BUS 輸出 32 并行數(shù)據(jù)輸出總線 SL_RGST_ACK 輸出 1 Register Bus 讀寫操作完成信號，高電平有效 (3) SPI Flash Bus 端口 表 SPI 總線端 口 端口名稱 輸入 /輸出 位寬 描述 SL_SPI_DI 輸入 1 SPI Flash 控制器串行輸入數(shù)據(jù) SL_SPI_CLK 輸出 1 SPI 時(shí)鐘 SPI_DO 輸出 1 SPI Flash 控制器串行輸出數(shù)據(jù) SPI_CS_B 輸出 1 SPI 片選信號，低電平有效 SPI_WP_B 輸出 1 SPI Flash 寫保護(hù)信號，低電平 有效 (4) SPI 中斷信號端口 表 SPI 中斷端口 端口名稱 輸入 /輸出 位寬 描述 SPI_INT 輸出 1 SPI 中斷信號 SPI IP 接口設(shè)計(jì) 16 （ 5） DMA 傳輸端口 表 DMA 傳輸端口 端口名稱 輸入 /輸出 位寬 描述 SPI_TX_REQ 輸出 1 SPI 的 TX 需求信號 SPI_TX_CLR 輸入 1 SPI 的 TX 清除信號 SPI_RX_REQ 輸出 1 SPI 的 RX 需求信號 SPI_RX_CLR 輸入 1 SPI 的 RX 清除信號 功能模塊劃分 整個(gè) SPI Flash Controller 按不同的功能劃分為 8 個(gè)模塊，這樣使整個(gè)設(shè)計(jì)的邏輯思路清晰明了，實(shí)現(xiàn)起來也比較容易，具體的模塊劃分情況如下： ? RGST 總線接口 ? 發(fā)送 順序控制邏輯 ? 并串轉(zhuǎn)換的移位邏輯模塊 ? 串并轉(zhuǎn)換的移位邏輯模塊 ? 數(shù)據(jù)狀態(tài)信息選擇邏輯 ? 分頻電路模塊 ? 片選邏輯模塊 ? 中斷信號產(chǎn)生模塊 第四章 SPI Flash Controller 設(shè)計(jì)與實(shí)現(xiàn) 17 R G S T 總 線 接 口 1指 令 寄 存 器中 斷 狀 態(tài) 寄存 器片 選 邏 輯 模 塊 7分 頻 模 塊 6發(fā) 出 順序 控 制邏 輯 2串 并 轉(zhuǎn) 換 的 移位 邏 輯 4 （ 接受并 串 轉(zhuǎn) 換 的 移 位邏 輯 3 （ 發(fā) 出 ）數(shù) 據(jù) 狀態(tài) 信 息選 擇 邏輯 5S P I _ D OS L _ S P I _ D IS P I _ C L KS P I _ C S _ BS P I _ I N TS P I _ W P _ B中 斷 信 號 產(chǎn)生 模 塊 8R G S T _ B U S地 址 寄 存 器數(shù) 據(jù) 寄 存 器I D 寄 存 器控 制 寄 存 器圖 SPI Flash Controller 框架圖 功能模塊設(shè)計(jì) HE register 總線接口 HE Register Bus 是凌陽公司 HE部門自行定義的一套內(nèi)部總線協(xié)議標(biāo)準(zhǔn)，用于不同 IP 之間的連接通訊，本設(shè)計(jì)同樣采用了這樣的總線接口，以便系統(tǒng)合成和與他 IP 之間的連接。 本設(shè)計(jì)使用 Verilog HDL 編寫了一個(gè)針對 Winbond W25X20/40/80 系列 Flash 的控制器，整個(gè)設(shè)計(jì)緊湊、穩(wěn)定且可靠。在塊存儲(chǔ)器方面， Spartan3 可提供多達(dá) 1872Kb 的塊存儲(chǔ)器，及多達(dá) 520Kb 的分布式存儲(chǔ)器，這些存儲(chǔ)器都具有完全的雙口功能。 Xilinx Spartan3 系列器件介紹 Spartan3 系列器件采用 Xilinx 最成功的 VirtexⅡ FPGA 器件構(gòu)架，并利用90nm和 12 英寸晶圓工藝生產(chǎn)，芯片大小比 m工藝的產(chǎn)品縮小了 80％。 Analysis tool，這套軟體主要不是用來跑 仿真 或看波形，它最強(qiáng)大的功能是：能夠在 HDL source code、 schematic diagram、 waveform、 state bubble diagram之間，即時(shí)做 trace，協(xié)助工程 師 debug。用行為方式描述系統(tǒng)結(jié)構(gòu)的 程序抽象程度很高，很難直接映射到具體邏輯元件的實(shí)現(xiàn)。這是，電路設(shè)計(jì)者已經(jīng)使用開關(guān)級原語創(chuàng)建了一個(gè)底層功能塊庫，而邏輯設(shè)計(jì)設(shè)也通過使用自頂向下的方法將整個(gè)設(shè)計(jì)分解為由庫單元構(gòu)成的結(jié)構(gòu)描述。然而它是在文本模式下使用，需要記憶一些基本的命令操作方式。它可以執(zhí)行輸出、刪除、查找、替換、塊操作等眾多文本操作，而且用戶可以根據(jù)自己的需要對其進(jìn)行定制，這是其他編輯程序所沒有的。 Linux 是在 GNU 公共許可權(quán)限下免費(fèi)獲得的，是一個(gè)符合 POSIX 標(biāo)準(zhǔn)的操作系統(tǒng)。 這兩種語言各有其特點(diǎn)，而且都在不斷完善。 SPI IP 接口設(shè)計(jì) 6 第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 7 第三章 SPI Flash Controller 設(shè)計(jì)環(huán)境 Verilog HDL 語言簡介 Verilog HDL 是在 1983 年由 Gateway Design Automation（ GDA）公司的 Phil Moorby 首創(chuàng)的。在多個(gè)從設(shè)備的系統(tǒng)中，每個(gè)從設(shè)備需要獨(dú)立的使能信號，硬件上比 I2C 系統(tǒng)要稍微復(fù)雜一些。這樣的傳輸方式有一個(gè)優(yōu)點(diǎn) ：與普通的串行通訊不同，普通的串行通訊一次連續(xù)傳送至少 8 位數(shù)據(jù)，而 SPI 允許數(shù)據(jù)一位一位的傳送，甚至允許暫停，因?yàn)?SCLK 時(shí)鐘線由主控設(shè)備控制，當(dāng)沒有時(shí)鐘跳變時(shí) 從設(shè)備不采集或傳送數(shù)據(jù)。 其余的 3 根線是負(fù)責(zé)通信的。 SPI 簡介 SPI— Serial Peripheral Interface（ 串行外圍設(shè)備接口 ） 是 Motorola 首先在其MC68HCXX 系列處理器上定義的， 正因?yàn)?引言中所述 的諸多優(yōu)點(diǎn) ，現(xiàn)在越來越多的芯片集成了這種通信協(xié)議，比如 AT91RM9200. 處 理外 設(shè)M O S IM I S OS C L KI / OG N DS IS OC L KC SG N D 圖 基本的 SPI 接口 SPI 總線系統(tǒng)是一種同步串行外設(shè)接口，它可以使 MCU 與各種外圍設(shè)備以串行方式進(jìn)行通信以交換信息。 Flash 是一種具有電可擦除的可編程 ROM，可以分為兩大類：并行 Flash 和串行 Flash。 32 第六章 總 結(jié) .................................................................................................... 35 致 謝 .................................................................................................................... 37 參考文獻(xiàn) .................................................................................................................... 39 第一章 引言 1 第一章 引 言 SPI 是英語 Serial Peripheral Interface 的縮寫，就是串行外圍設(shè)備接口。 31 C_CODE 的仿真 ........................................................................... 31 FPGA 硬件測試 ............................................................................ 31 驗(yàn)證結(jié)果 9 V