外圍設(shè)備標(biāo)準(zhǔn)系統(tǒng)搭建概述-wenkub.com
2025-01-14 11:33 本頁面
【正文】 2023年 2月 4日星期六 9時(shí) 53分 26秒 09:53:264 February 2023 ? 1一個(gè)人即使已登上頂峰，也仍要自強(qiáng)不息。勝人者有力，自勝者強(qiáng)。 , February 4, 2023 ? 閱讀一切好書如同和過去最杰出的人談話。 。 :53:2609:53Feb234Feb23 ? 1世間成事，不求其絕對圓滿，留一份不足，可得無限完美。 2023年 2月 4日星期六 9時(shí) 53分 26秒 09:53:264 February 2023 ? 1做前，能夠環(huán)視四周；做時(shí)，你只能或者最好沿著以腳為起點(diǎn)的射線向前。 :53:2609:53:26February 4, 2023 ? 1他鄉(xiāng)生白發(fā)，舊國見青山。 , February 4, 2023 ? 雨中黃葉樹，燈下白頭人。 JTAG_UART內(nèi)核 ? JTAG_UART內(nèi)核綜述 數(shù)據(jù)寄存器控制寄存器讀FIF O寫FIF OJTAG集線器接口寄存器組JTAG集線器JTAG控制器Altera FPGA 內(nèi)置特性 由Qua rtusI I自動 生成IRQ使用J TAG接 口的其它節(jié)點(diǎn)JTAG接 口JTAG UART內(nèi)核Avalon從設(shè)備接口Altera FPGAUART內(nèi)核 寄存器映射 JTAG_UART內(nèi)核 ? JTAG_UART的寄存器描述 偏移量 寄存器名稱 R/W 位描述 31 … 16 15 14 … 11 10 9 8 7 … 2 1 0 0 數(shù)據(jù) RW RAVAIL RVALID 保留 DATA 1 控制 RW WSPACE 保留 AC WI RI 保留 W R UART內(nèi)核 寄存器映射 數(shù)據(jù)控制 JTAG_UART內(nèi)核 － JTAG UART 配 置 選 項(xiàng) 卡 JATG_UART配置選項(xiàng)卡 Write FIFO： 寫 FIFO設(shè)置 Read FIFO： 讀 FIFO設(shè)置 JTAG_UART內(nèi)核 ? 在組件欄中選擇CommunicationJTAG UART，彈出JTAG UART配置界面如 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? Lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) Lcd控制器 ? The LCD controller core consists of two uservisible ponents: ? ■ Eleven signals that connect to pins on the Optrex 16207 LCD panel—These signals are defined in the Optrex 16207 data sheet. ? ■ E—Enable (output) ? ■ RS—Register Select (output) ? ■ R/W—Read or Write (output) ? ■ DB0 through DB7—Data Bus (bidirectional) ? ■ An Avalon MemoryMapped (AvalonMM) slave interface that provides access to 4 registers. Lcd控制器 ? 使用標(biāo)準(zhǔn)16027字符型液晶顯示器，在 displaycharacter lcd，如圖 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲 ? EPCS控制器內(nèi)核 ? 定時(shí)器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) System ID內(nèi)核 ? System ID寄存器描述 系統(tǒng) ID內(nèi)核提供只讀的 Avalon從控制器接口。 JTAG UART內(nèi)核提供高電平有效的中斷輸出，該輸出在讀 FIFO幾乎為滿或?qū)?FIFO幾乎為空時(shí)申請一個(gè)中斷。 內(nèi)核提供一個(gè)簡單的 Avalon從控制器接口，該接口允許 Avalon主控制器（例如 NiosII處理器）通過讀寫寄存器與 UART內(nèi)核進(jìn)行通訊。 System reset on timeout： 使能： 定時(shí)器到 0時(shí)， resetrequest信號輸出一個(gè)時(shí)鐘周期的高電平使系統(tǒng)復(fù)位。 Start/Stop control bits： 使能：主控制可通過寫 START和STOP位來啟動和停止定時(shí)器。 禁能：向下計(jì)數(shù)周期由 Timeout Period確定，且 period寄存器不在硬件中存在。 – 當(dāng)計(jì)數(shù)器計(jì)數(shù)到達(dá) 0時(shí) ： ? 如果 IRQ被使能 ， 則產(chǎn)生一個(gè) IRQ ? （ 可選的 ） 脈沖發(fā)生器輸出有效持續(xù)一個(gè)時(shí)鐘周期 ? （ 可選的 ） 看門狗輸出復(fù)位系統(tǒng) 定時(shí)器內(nèi)核 ? 定時(shí)器寄存器描述 偏移量 名稱 R/W 位描述 15 … 4 3 2 1 0 0 status RW * RUN TO 1 control RW * STOP START CONT ITO 2 periodl RW 超時(shí)周期－ 1（位 15..0） 3 periodh RW 超時(shí)周期－ 1（位 31..16） 4 snapl RW 計(jì)數(shù)器快照（位 15..0） 5 snaph RW 計(jì)數(shù)器快照（位 31..16） EPCS控制器結(jié)構(gòu)框圖 RUNPeriodh注： *表示該位保留，讀取值未定義。 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 EPCS控制器結(jié)構(gòu)框圖 Status Control Periodh Periodl Snaph Snapl 控制 邏輯 計(jì)數(shù)器 寄存器文件 Timeout pulse IRQ Reset 數(shù)據(jù)總線 地址總線 （看門狗） Avanlon 總線從機(jī) 接口到內(nèi) 核邏輯 定時(shí)器內(nèi)核 ? 定時(shí)器內(nèi)核綜述 定時(shí)器可進(jìn)行的基本操作如下所述： – Avalon主控制器通過對控制寄存器執(zhí)行不同的寫操作來控制 ： ? 啟動和停止定時(shí)器 ? 使能 /禁能 IRQ ? 指定單次減 1計(jì)數(shù)或連續(xù)減 1計(jì)數(shù)模式 – 處理器讀狀態(tài)寄存器獲取當(dāng)前定時(shí)器的運(yùn)行信息 。 – 存儲非易失性數(shù)據(jù) 。組件欄中選擇Legacy ComponentsOn
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