外圍設(shè)備標(biāo)準(zhǔn)系統(tǒng)搭建概述-wenkub
2023-02-04 11:33:05 本頁面
【正文】 Chip Memory打開界面，如圖 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) EPCS控制器內(nèi)核 ? EPCS控制器內(nèi)核綜述 Altera EPCS 串行配置器件 (EPCS1和 EPCS4)，它可用于存儲程序代碼、非易失性程序數(shù)據(jù)和 FPGA配置數(shù)據(jù)。 SDRAM控制器內(nèi)核 寫恢復(fù)時間 (t_wr,無自動預(yù)充電 ) 允許值： 默認(rèn)值： 14ns 描述：如果執(zhí)行了明確的預(yù)充電命令，寫恢復(fù)。 SDRAM控制器內(nèi)核 預(yù)充電命令 (t_rp)的持續(xù)時間 允許值： 默認(rèn)值： 20ns 描述：預(yù)充電命令周期。 SDRAM控制器內(nèi)核 每隔一段時間執(zhí)行一個刷新命令 允許值： 默認(rèn)值： 描述：該值指定 SDRAM控制器多久刷新一次 SDRAM。 SDRAM控制器內(nèi)核 包括系統(tǒng)測試臺的功能存儲模塊 允許值：是、否 默認(rèn)值：是 描述：當(dāng)打開選項(xiàng)時， SOPC Builder創(chuàng)建 SDRAM芯片的功能仿真模型。例如，SDRAM排列為 4096行、 512(29)列，所以列的值為 9。 SDRAM控制器內(nèi)核 地址寬度設(shè)計(jì) －行 允許值： 1 1 1 14 默認(rèn)值： 12 描述： 行地址位的數(shù)目。 SDRAM控制器內(nèi)核 結(jié)構(gòu)設(shè)置－片選 允許值： 8 默認(rèn)值： 1 描述： 獨(dú)立芯片的數(shù)目在 SDRAM子系統(tǒng)中選擇。 SDRAM控制器內(nèi)核 － SDRAM 內(nèi) 核 配 置 選 項(xiàng) 可直接選擇預(yù)定義的SDRAM芯片型號，對話框?qū)⒆詣痈淖兿旅鎯蓚€選項(xiàng)卡的值來匹配指定配置。 SDRAM控制器使cke引腳永久地有效。 添加 1個按鈕 在此選 Input ports only。 說明：當(dāng)指定類型的邊沿在輸入端口出現(xiàn)時，邊沿捕獲寄存器對應(yīng)位置 1。 如果該寄存器不存在 ，那么讀寄存器將返回未定義的值，寫寄存器無效。 注： ① 該寄存器是否存在取決于硬件的配置。 0：輸入； 1：輸出。 并行輸入 /輸出內(nèi)核 ? PIO內(nèi)核簡介 最多 32個I/O端口 CPU 內(nèi)核 PIO 內(nèi)核 寄存器 Nios II 系統(tǒng) PIO 內(nèi)核 Pio[31] Pio[30] Pio[29] Pio[3] Pio[2] Pio[1] Pio[0] Pio[7] Pio[6] Pio[5] Pio[4] Pio[3] Pio[2] Pio[1] Pio[0] PIO 內(nèi)核 端口數(shù)可設(shè)置 每個 Avalon接口的 PIO內(nèi)核可提供 32個 I/O端口且端口數(shù)可設(shè)置，用戶可以添加一個或多個PIO內(nèi)核。這些外設(shè)都是以 IP核的形式提供給用戶的 ,用戶可以根據(jù)實(shí)際需要把這些 IP核集成到 Nios II系統(tǒng)中去。 主要介紹： – 硬件結(jié)構(gòu) ； – 內(nèi)核的特性核接口 ； – SOPC Builder中各內(nèi)核的配置選項(xiàng) 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) 并行輸入 /輸出內(nèi)核 并行輸入 /輸出內(nèi)核 (PIO內(nèi)核 ① )提供 Avalon從控制器端口 和通用 I/O口 ② 間的存儲器映射接口。 CPU通過 I/O寄存器控制 I/O端口的行為。 2 中斷屏蔽寄存器 ① R/W 使能或禁止每個輸入端口的 IRQ。如果該寄存器不存在，那么讀寄存器將返回未定義的值，寫寄存器無效。 ” 并行輸入 /輸出內(nèi)核 ?－ PIO 內(nèi) 核 配 置 選 項(xiàng) 雙擊 并行輸入 /輸出內(nèi)核 PIO 內(nèi) 核 配 置 選 項(xiàng) Basic Settings 選項(xiàng)卡 I/O口寬度 ：可設(shè)置為1～ 32的任何整數(shù)值。 說明：中斷只有高電平中斷，如果希望低電平時中斷，則需在該 I/O輸入引腳前加一個“非 ”門。在 Input Options選項(xiàng)單我們配置了上升沿觸發(fā)，生成中斷請求的模式 第 4講 主要內(nèi)容 ? 并行輸入 /輸出 (PIO)內(nèi)核 ? SDRAM控制器內(nèi)核 ? ram/rom片上存儲 ? EPCS控制器內(nèi)核 ? 定時器內(nèi)核 ? UART內(nèi)核 ? JTAG_UART內(nèi)核 ? lcd控制器 ? System ID內(nèi)核 ? 課程實(shí)驗(yàn) SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 SDRAM控制器內(nèi)核提供一個連接片外 SDRAM芯片的 Avalon接口，并可以同時連接多個 SDRAM芯片。 SDRAM控制器內(nèi)核 ? SDRAM控制器內(nèi)核概述 PPL(片內(nèi)鎖相環(huán) )：通常用于調(diào)整 SDRAM控制器內(nèi)核與SDRAM芯片之間的相位差。 Memory Profile ： 用于指定 SDRAM的結(jié)構(gòu)。通過使用多個片選信號， SDRAM控制器可組合多個SDRAM芯片為一個存儲器子系統(tǒng)。該值確定 addr總線的寬度。具體數(shù)值請查閱 SDRAM數(shù)據(jù)手冊。該默認(rèn)的存儲器模型加速創(chuàng)建的過程和檢驗(yàn)使用SDRAM控制器的系統(tǒng)。典型的SDRAM每 64ms需要 4,096刷新命令，通過每64ms/4,096=刷新命令來符合這個要求。 SDRAM控制器內(nèi)核 ACTIVE到 READ或 WRITE延時 允許值： 默認(rèn)值： 20ns 描述： ACTIVE到 READ或 WRITE延時。該 SDRAM控制器總是執(zhí)行明確的預(yù)充電
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