【正文】 這個系統(tǒng)的實現(xiàn)使我對 EDA 技術(shù)、硬件描述語言、語音芯片以及單片機的原理及應(yīng)用都有了深刻的認識，真正做到了 學(xué) 有所得、學(xué)有所用，可以說獲益匪淺。第二步硬件仿真，硬件仿真調(diào)試則是在電路板上進行，是在完成對器件的編程之后進行電路板的調(diào)試檢查。時序仿真網(wǎng)表提取是考慮了布局布線影響后，為更精確的時序仿真所做的必 要準備， 生成編程數(shù)據(jù)文件。 第二階段 :設(shè)計實現(xiàn) 設(shè)計實現(xiàn)階段完全由 MAX+PLUS II 編譯程序自動完成，首先是自動地從設(shè)計輸 入文件中提取電路網(wǎng)表，并報告設(shè)計輸入時發(fā)生的人為錯誤。 MAX+PLUS II 軟件 在該課題中的應(yīng)用 使用 MAX+PLUS II 開發(fā)工具實現(xiàn) 該課題時的 邏輯設(shè) 計，可分為三個階段 :設(shè)計輸 入、 設(shè)計驗證與器件編程 。 MAX+PLUS II 提供了全面的邏 輯設(shè)計能力。 天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 20 課題設(shè)計過程中軟件介紹 MAX+PLUS II 軟件介紹 該課題中使用了 EDA 設(shè)計過程中的專用軟件 MAX+PLUS II，所以對該軟件進行一定的介紹。 (6)自動復(fù)位模塊 ， 自動復(fù)位模塊中復(fù)位信號控制 FPGA 內(nèi)部觸發(fā)器的復(fù)位，而復(fù)位信號是由計數(shù)器控制的。以 1000Hz 作為掃描信號， 可使人眼看到的數(shù)字顯示清晰、不閃爍、亮度高。當(dāng)處在數(shù)字鐘功能時，該模塊時鐘應(yīng)為 1Hz 時鐘 clLsec：當(dāng)處在調(diào)整時間功能時，由于調(diào)整時間狀態(tài)指示模塊的存在，此時調(diào)時時鐘應(yīng)為 key2 信號。 (3)計時與設(shè)置模塊 ， 計時模塊原理是基于組合邏輯電 路中的加法器，用某一頻率來控制計時器的最低位， 當(dāng)計時器的低位計數(shù)到某一值 N 時， 下一個上升沿到來時，低位自動變?yōu)榱?， 同時產(chǎn)生一個控制高位的信號。 程序 中各模塊 設(shè)計 框圖 (1)時鐘分頻模塊 ， 根據(jù) 課題 的需要時鐘分頻模塊應(yīng)分別產(chǎn)生控制計時器和數(shù) 碼管掃描顯示的頻率。 (1) 有限狀態(tài)機的設(shè)計是該課題中十分重要的部分，狀態(tài)機克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點。如果源程序有語法錯誤，需修改源文件后繼續(xù)編譯，直到無語法錯誤為止，然后利用目標代碼通過仿真器進行程序調(diào)試，排除設(shè)計和編程中的錯誤直到成功。 (4) 根據(jù)程序的流程圖和指令系統(tǒng)編寫出程序。根據(jù)功能關(guān)系和時序關(guān)系，設(shè)計出合理的軟件總體結(jié)構(gòu)。 程序設(shè)計 程序設(shè)計步驟 程序設(shè)計就是用計算機所能接受的語言把所需解決問題的步驟逐一描述出來，也就是編制計算機的程序， 在設(shè)計應(yīng)用系統(tǒng)時，軟件的編制是重要環(huán)節(jié)。 (3) 系統(tǒng)仿真能力強 VHDL 最初是作為一種仿真標準問世的，因此 VHDL 具有豐富的仿真語句和庫函數(shù)。 VHDL 的特點 (1) 支持“自頂向下”的設(shè)計方法 天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 17 設(shè)計可按層次分解，采用結(jié)構(gòu)化開發(fā)手段，可實現(xiàn)多人、多任務(wù)的并行工作方式，使系統(tǒng)得設(shè)計效率大幅提高。這樣做是因為 ASIC 開發(fā)缺少 VHDL 庫。模塊化定義了單元的重用。面向?qū)ο蟮姆椒ㄔ谲浖_發(fā)中已被廣泛地接受，它不僅僅是一種新的程序設(shè)計技術(shù)，而且是一種全新設(shè)計和構(gòu)造軟件的思維方法，它使計算機解決問題的方式更加類似于人類的思維方式和更強的管理能力。 天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 16 5 軟件設(shè)計部分 VHDL 語言 設(shè)計部分 簡介 VHDL 是 Very high speed integrated circuit Hardware Description Language 的縮寫，即“甚高速集成電路硬件描述語言”，最初由美國國防部和 Intermetris、 IBM、TI 公司聯(lián)合開發(fā)， 1987 年成為 IEEE 標準，即 IEEE1076 標準（俗稱 87 版 VHDL）。 LED 顯示器 在該課題中的應(yīng)用電路 該電路采用的是六位數(shù)碼管譯碼電路，所示電路從左到右顯示分別為時、分、秒。 (1) 共陽極接法 發(fā)光二極管的陽極連在一起構(gòu)成公共陽極。這種顯示塊有共陽極和共陰極兩種。 ISD2560 語音芯片連接圖見附錄 4 所示。對話筒輸入來說， ANAOUT 端應(yīng)通過外接電容連至該端，該電容和 本端的 3KΩ 輸入阻抗決定了芯片頻帶的附加低端截止頻率。選用標稱值分別為 470KΩ和 的電阻、電容可以得到滿意的效果。耦合電容值和本端的 10KΩ 輸入阻抗決定了芯片頻帶的低頻截止點。 溢出標志（ OVF ） : 芯片處于存儲空間末尾時本端輸出低電平脈沖表示溢出，之后本端狀態(tài)跟隨 CE 端的狀態(tài)，直到 PD 端變高 。如果 CE 一直為低，或芯片工作在某些操作模式，V CCDP / RX CL KE O MPDCEO V FA n a O u tA n a I nA G CM i c Re fM i cV CCASP 1 2 3 4 5 6 7 8 91011121314A 0/ M 0 A 1/ M 1A 2/ M 2A 3/ M 3A 4/ M 4A 5/ M 5A 6/ M 6A7A8A9V S S D V S S A S P +2827262524232221201918171615I S DA u x I n2 5 0 0 天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 14 放音會忽略 EOM，繼續(xù)進行下去。 錄放模式（ P/R） : 本端狀態(tài)在 CE 的下降沿鎖存。 地線（ VSSA， VSSD） :芯片內(nèi)部的模擬和數(shù)字也可使用不同的地線，這兩腳最好在 引腳焊盤上相連。 ISD2560 可不分段，也可按最小段長為單位來任意組合分段。其 集成度較高，內(nèi)部包括前置放大器、內(nèi)部時鐘、定時器、采樣時鐘、濾波 器、自動增益控制、邏輯控制、模擬收發(fā)器、解碼器和 480K字節(jié)的 EEPROM。這是一種永久記憶型語音錄放電路，錄音時間為 60S，可重復(fù)錄放 10 萬次。 11223344D DC CB BA AT i t l eN um be r R e vi s i onS i z eA4D a t e : 2020 6 5 S he e t of F i l e : E : \ 畢業(yè)設(shè)計 \ ..\ xt a l .S C H D O C D r a w n B y :12X T A L30pFC130pFC2X1X289S 52 圖 4－ 4 89S52 晶振接法圖 選用 12MHz 頻率的晶體，允許輸入的脈沖頻率為 500kHz。 XTAL2 接外部晶體的另一個引腳。 XTAL1 接外部晶體的一個引腳。 芯片的引腳圖 89S52 采用 40 引腳的雙列直插封裝（ DIP 方式）。 FPGA 印制板 PCB 圖如附錄 3 所示。 (6)其他，如分頻模塊、七段數(shù)碼管譯碼電路、按鍵消抖電路等。 (2) 計時模塊，本系統(tǒng)中有一部分功能類似于數(shù)字鐘，因此計時模塊是必不可少的。 只允許對 FPGA 器件編程一次 的 ，編程后不能修改，其優(yōu)點是集成度高、工作頻率和可靠性高，可用于輻射較強的惡劣環(huán)境?！岸〞r仿真”可模擬在最不利的時間配合情況下器件內(nèi)各信號之間的時間關(guān)系 :“定時分析 可給出影響器件工作速度的性能的關(guān)鍵路徑。在編譯和適配過程中，系統(tǒng)設(shè)計者可規(guī)定設(shè)計中任何部分的定時等約束條件，進行人工干預(yù)。這是開發(fā)過程中的重要部分。文本方式、圖形方式或兩者混合的設(shè)計輸入方式。 1122334455667788D DC CB BA AT i t l eN um be r R e vi s i onS i z eA2D a t e : 2020 5 31 S he e t of F i l e : E : \ 畢業(yè)設(shè)計 \ ..\ 畢業(yè)設(shè)計的圖紙 .s c hdoc D r a w n B y :IO1IO2IO3IO4IO5IO6IO7V C C I O 18GND9IO10IO11I O / nC S O12D A T A 013nC O N F I G14V C C A _P L L 115G C L K 016G C L K 117G N D A _P L L 118G N D G _P L L 119nC E O20nC E21M S E L 022M S E L 123D C L K24I O / A S D O25IO26IO27IO28V C C I O 129GND30IO31IO32IO33IO34IO35IO36IO37IO38IO39IO40IO41IO42GND43VCCIO444GND45VCCINT46IO47IO48IO49IO50IO51IO52IO53GND54VCCINT55IO56IO57IO58IO59IO60IO61IO62GND63VCCINT64GND65VCCIO466IO67IO68IO69IO70IO71IO72IO73IO74IO75IO76IO77IO78IO79GND80V C C I O 381IO82IO83IO84IO85C O N F _D O N E86nS T A T U S87T C K88T M S89T D O90G N D G _P L L 291G C L K 292G C L K 393V C C A _P L L 294T D I95IO96IO97IO98IO99IO100GND101V C C I O 3102IO103IO104IO105IO106IO107IO108IO109IO110IO111IO112IO113IO114VCCIO2115GND116VCCINT117GND118IO119IO120IO121IO122IO123IO124IO125VCCINT126GND127IO128IO129IO130IO131IO132IO133IO134VCCINT135GND136VCCIO2137GND138IO139IO140IO141IO142IO143IO144E P 1C 6T 144C 8I C 1 圖 41 EP1C6T144C8 結(jié)構(gòu)圖 FPGA 在 本 課題中的開發(fā)過程 FPGA 的開發(fā)工作多是在 PC 機上完成的， 也可在各種工作站平臺上進行。 (3) 嵌入式塊 RAM，目前大多數(shù) FPGA 都有內(nèi)嵌的 RAM， FPGA 內(nèi)部嵌入可編程RAM 模塊，大大拓寬了 FPGA 的應(yīng)用范圍和使用的靈活性。芯片結(jié)構(gòu)圖如圖 41 所示。以往采用通用邏輯芯片 (TTL, CMOS, MOS 等 )堆砌的模式面臨新的挑戰(zhàn)。 天津工程師范學(xué)院 2020 屆 本科生 畢業(yè)設(shè)計 7 4 系統(tǒng)組成 FPGA 芯片簡介 FPGA 芯片的發(fā)展 本 課題中采用了 ALTER 公司的 EP1C6T144C8 芯片 ，以下 對 FPGA 芯片進行簡單的介紹。 單片機模塊在接收到 FPGA 輸出的提醒信號后開始工作，控制語音芯片發(fā)出提醒聲音。 FPGA 芯片內(nèi)部的時鐘設(shè)計主要是通過分頻器把較高的外部時鐘頻率分頻成每一 秒 計一次數(shù)的時鐘脈沖，從而實現(xiàn)計時功能。 語音功能 方案一 采用自動存儲的語言芯片進行語音的提醒和 錄制，但在實現(xiàn)時不能較好的與 FPGA 部分進行兼容，而且語音的提醒音樂也較為單一。 顯示功能 方案一 使用液晶顯示，如果我們只需要顯示數(shù)字可以選擇字符型液晶，但是液晶在控制方面比較復(fù)雜，規(guī)格繁多、接口方面不易