【正文】 本設(shè)計(jì)的系統(tǒng)性很強(qiáng)，該系統(tǒng)的核心就是定時(shí)，控制模塊中的每個(gè)模塊的設(shè)計(jì) ,充分體現(xiàn)了 EDA 設(shè)計(jì)中的模塊化和 TOP_DOWN 設(shè)計(jì)思想。 圖 46 模式 0 下 T0 工作于定時(shí)方式 T1 工作于計(jì)數(shù)方式仿真圖 圖 47 的兩個(gè)定時(shí)器 /計(jì)數(shù)器工作于模 式 1 下，是兩個(gè) 16 的計(jì)數(shù)器，其溢出標(biāo)志出現(xiàn)在計(jì)數(shù)器的值為 65535 后的一個(gè)有效脈沖到來之時(shí) 圖 47 模式 1 下 T0 工作于計(jì)數(shù)方式 T1 工作于定時(shí)方式仿真圖 圖 48 在模式 2 下兩個(gè)定時(shí)器 /計(jì)數(shù)器的工作仿真圖，在圖中我們可以看到，在溢出標(biāo)志位產(chǎn)生以后，高 8 位計(jì)數(shù)寄存器的內(nèi)容自動(dòng)重載到低 8 位計(jì)數(shù)寄存器 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 26 圖 48 模式 2 下 T0 工作于定時(shí)方式 T1 工作于計(jì)數(shù)方式仿真圖 圖 49 模式 3 下來年各個(gè)定時(shí)器 /計(jì)數(shù)器的工作仿真圖，有圖可知，定時(shí)器 /計(jì)數(shù)器 1 并沒有工作，而定時(shí)器 /計(jì)數(shù)器 0 則變成了兩個(gè) 8 位的定時(shí)器 /計(jì)數(shù) 器。圖中給 TL0,TL1 裝載的初值均為 1EH。因此實(shí)現(xiàn)起來就相當(dāng)簡(jiǎn)單，只需要根據(jù)控制器發(fā)出的信號(hào)和數(shù)值將特殊功能寄存器中的值裝載到定時(shí)器 /計(jì)數(shù)器 的內(nèi)部寄存器中即可 。 8 位的定時(shí)器 /計(jì)數(shù)器的設(shè)計(jì)方法與 13 位定時(shí)器 /計(jì)數(shù)器的設(shè)計(jì)方法 樣，在此不加詳述。 模式 3 操作模式 3 對(duì)于定時(shí)器 /計(jì)數(shù)器 0 的定時(shí)器 /計(jì)數(shù)器 1 時(shí)大不相同的。它的工作方式如圖43 模式 2 模式 2 把定時(shí)器 /計(jì)數(shù)器寄存器 TL1（或 TL0）配置成一個(gè)可以自動(dòng)重轉(zhuǎn)載的8 位計(jì)數(shù)器，如圖 44 所示， TL1 計(jì)數(shù)溢出時(shí)，不僅使溢出標(biāo)志位 TF1 置 1，而且基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 23 還自動(dòng)把 TH1 中內(nèi)容裝載到 TL1 中。 end if 。 end if。 end if。 這一段用于寫定時(shí)器，計(jì)數(shù)器 0 的高 8 位計(jì)數(shù)器寄存器 TH0 If wt_i=”10”and wt_en_i=’1’then s_counth0=unsigned(reload_i)。 end if 。 else s_c_t0=’1’ if s_ext_edge0=’1’then if s_count0=conv_unsigned(65311,16)then s_countl0=conv_unsigned(0,8)。 Else If s_tmr_ctro_en=’1’then If s_c_t0=’0’then If s_count_enable=’1’then If s_count0=conv_unsigned(65311,16)then S_countl0=conv_unsigned(0,8)。 else s_tf0=’0’ end if 。這樣就可以在測(cè)量 INT1端出現(xiàn)的正脈沖的寬度。 TR1 時(shí)專用寄存器 TCON 中的 個(gè)控制位， GATE是 TMOD 中的另一個(gè)控制位，引腳 INT 1 時(shí)外部中斷 1 的輸入端，再次另有么他用。 振蕩器 12 分頻 TF0 ≥ 1 amp。 end if。’1’then if s_pre_count=conv_unsigned(6,4) then if s_c_t0=’1’then s_t0ff1=t0_i。 負(fù)跳變的檢測(cè)器，本文將以一個(gè)雙穩(wěn)態(tài)的觸發(fā)器來實(shí)現(xiàn)，實(shí)現(xiàn)觸發(fā)器的進(jìn)程如下 s_ext_edge0=’1’when(s_t0ff1=’0’ands_t0ff2=’1’)else’0’。 end if。 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 18 圖 41(a)MC8051_TMRCTR 圖 41(b)MC8051_SIU 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 19 12 分頻器的進(jìn)程代碼如下 s_count_enable=’1’ when s_pre_count=conv_unsign(11,4)else”0” p_divide_clk:process(clk,reset) begin if reset=’1’then s_pre_count=conv_unsigned(0,4)。 定時(shí)器 /計(jì)數(shù)器的兩種工作方式?jīng)Q定了要設(shè)計(jì)好定時(shí)器 /計(jì)數(shù)器首先必須設(shè)計(jì)一個(gè)分頻器和連個(gè)負(fù)跳變的檢測(cè)器。圖 41 中的 (a)圖就是本模塊設(shè)計(jì)完成后形成的符號(hào)文件。由于確認(rèn)下一次跳變要 2 個(gè)機(jī)器周期，即 24 個(gè)振蕩器周期因此外部輸入的計(jì)數(shù)脈沖的最高頻率為振蕩器頻率的 1/24。 選擇計(jì)數(shù)器工作方式時(shí)，技術(shù)脈沖來自相應(yīng)的外部輸入引腳 T0 或 T1。 MCS51系列單片機(jī)的 111 條指令一 共只采用了 7 種尋址方式。其基本指令共有 111 條，其中單字節(jié)指令 49條，雙字節(jié)指令 45條，三字節(jié)指令 17條。串行口有兩個(gè)物理上獨(dú)立地接收、發(fā)送緩沖器 SBUF，可以同時(shí)發(fā)送、接收數(shù)據(jù)，發(fā)送緩沖器只能寫入不能讀出，接收緩沖器只能讀出不能寫入，兩個(gè)緩沖器公用一個(gè)字節(jié)地址 (99H)。特殊功能寄存器 TMOD(定時(shí)器 /計(jì)數(shù)器方式控制寄存器 )用于控制定時(shí)器 /計(jì)數(shù)器的工作模式和過方式。與外圍接口進(jìn)行數(shù)據(jù)傳送時(shí)，使用的是與訪問外部數(shù)據(jù)存儲(chǔ)器相同的傳送指令。除程序的運(yùn)行控制外，其操作指令不分內(nèi)外，只有兩條 MOVC 指令；而數(shù)據(jù)存儲(chǔ)器則存放數(shù)據(jù)，片內(nèi)外操作指令不同，片外數(shù)據(jù)存儲(chǔ)器只有一條傳送指令，即 MOVX。數(shù)據(jù)存儲(chǔ)器與程序存儲(chǔ)器全部 64K地址重疊；程序存儲(chǔ)器中片內(nèi)外低 4K字節(jié)地址重疊；數(shù)據(jù)存儲(chǔ)器中片內(nèi)外最低 128字節(jié)地址重疊。當(dāng)片內(nèi) RAM不夠用時(shí)，可以在片外擴(kuò)充數(shù)據(jù)存儲(chǔ)器。要注意的是， 128 個(gè)字節(jié)的SFR 塊中僅有 21 個(gè)字節(jié)是有定義的。 MCS51 中的特殊功能寄存器 SFR 是非常重要的，對(duì)于單片機(jī)的應(yīng)用者來說掌握了 SFR，也就掌握了 MCS51。地址為 2OH2FH 的 16個(gè)單元可以進(jìn)行共 128位的位尋址，這些單元構(gòu)成了 1 位處理器的存儲(chǔ)器空間。 MCS51 對(duì)其內(nèi)部的 RAM 有很豐富的操作指令，從而使得用戶設(shè)計(jì)程序時(shí)非常方便。 5 個(gè)特殊單元分別對(duì)應(yīng)于 5 種中斷源的中斷服務(wù)程序的入口地址。本設(shè)計(jì)為簡(jiǎn)便起見，并不打算采用 MCS51系列單片機(jī)原有的 CPU 時(shí)序中機(jī)器周期的概念，而是將各條指令均設(shè)計(jì)在 1 到 4 個(gè)時(shí)鐘周期內(nèi)完成，因此所形成的 IP核內(nèi)，一個(gè)時(shí)鐘周期內(nèi)所要完成的任務(wù)基本上和原有 MCS51 系列單片機(jī)中一個(gè)機(jī)器周期所要完成的任務(wù)基本一致 (少部分指令有差別 )，詳細(xì)的指令指令周期請(qǐng)參閱本文的 附錄部分。s。在一個(gè)機(jī)器周期中通常出現(xiàn)兩次 ALE 信號(hào) (注意 :當(dāng)訪問外部數(shù)據(jù)存儲(chǔ)器時(shí)，一個(gè)機(jī)器周期中將跳過一個(gè) ALE 脈沖 )，即從 ROM 中取兩次操作碼，讀入指令寄存器，指令周期的執(zhí)行開始于 S1P2 時(shí)刻，而總是結(jié)束于 S6P2 時(shí)刻。 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 13 控制部件是單片機(jī)的中樞神經(jīng)，以主振頻率為基準(zhǔn)，控制器控制 CPU的時(shí)序，對(duì)指令進(jìn)行譯碼，然后發(fā)出各種控制信號(hào)，將各個(gè)硬件環(huán)節(jié)組織在 起 。 程序狀態(tài)字寄存器 PSW，是一個(gè) 8 位的可讀寫寄存器，它的不同位包含了程序狀態(tài)的不同信息。由此可見， ALU 在算術(shù)運(yùn)算以及控制處理方面的能力是很強(qiáng)的。 運(yùn)算器包括算術(shù)邏輯部件 ALU、位處理器、累加器 A、寄存器 B、暫存器、以及程序狀態(tài)字寄存器 PSW 等。自頂向下設(shè)計(jì)方法的第一步就是要繪制頂層設(shè)計(jì)圖，它由運(yùn)算器、控制器、定時(shí)器 /計(jì)數(shù)器、串行接口四個(gè)部分組成。 MCS51 單片機(jī)內(nèi)部結(jié)構(gòu)與工作原理 8051 是 MCS－ 51系列單片機(jī)的最初產(chǎn)品，也是 MCS51 系列器件的核心。 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 11 第三章 MCS51 單片機(jī)的反向解剖 MCS51 單片機(jī)的結(jié)構(gòu)、原理 MCS51 單片機(jī)概述 單片微型計(jì)算機(jī) SCM(Single Chip MICroeomputer)，也稱作微控制器MicroController，是把微型計(jì)算機(jī)主要部分都集成在一個(gè)芯片上的單芯片微型計(jì)算機(jī)。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。 Altera Quartus II 作為 種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。 Quartus II design 是最高級(jí)和復(fù)雜的，用于 systemonaprogrammablechip (SOPC)的設(shè)計(jì)環(huán)境。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 9 成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 (4)VHDL 是 一 個(gè)標(biāo)準(zhǔn)語言，為眾多的 EDA 廠商支持，因 此移植性好 。 VHDL 是 一 種全方位的硬件描述語言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次 ,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的 混合描述，因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用 VHDL 來完成。 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 8 硬件描述語言 硬件描述語言 (HDLHardware Description Language)是 一 種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。 EPROM/EEPROM(紫外線擦除電可編程 /電可擦寫可編程 )存儲(chǔ)器技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會(huì)丟失。因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程器件的用戶可編程特性。 FPGA/CPLD 簡(jiǎn)介 FPGA 和 CPLD 都是高密度現(xiàn)場(chǎng)可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎?個(gè)單片集成電路中，其集成度己發(fā)展到現(xiàn)在的幾百萬門。 自頂向下的設(shè)計(jì)（即 TOP_DOWN設(shè)計(jì)）是從系統(tǒng)級(jí)開始，把系統(tǒng)劃分為數(shù)基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 7 個(gè)基本單元，然后再把每個(gè)基本單元?jiǎng)澐譃橄乱粚哟蔚幕締卧?，一直這樣做下去，直到可以直接用 EDA元件庫中的元件來實(shí)現(xiàn)為止。這是與以 CPU 為主的電子系統(tǒng)相比。 (6)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 (2)庫 (Library)的引入。 (3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易 管理。R: Place and Routing) 基于 FPGA 的 MCS51 單片機(jī)的定時(shí)模塊設(shè)計(jì) 6 EDA 與傳統(tǒng)的設(shè)計(jì)方法的比較 傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計(jì)中，手工設(shè)計(jì)占了較大的比例。 利用 EDA 工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。最后以 EDA 開發(fā)軟件 Quartus II 為設(shè)計(jì)平臺(tái)，經(jīng)過編譯、調(diào)試、修改、仿真測(cè)試，完成了對(duì) MCS51 單片機(jī)的定時(shí)控制模塊的設(shè)計(jì)與實(shí)現(xiàn)。 (6)易學(xué)易用，開發(fā)便捷。 (4)開發(fā)工具和設(shè)計(jì)屠言標(biāo)準(zhǔn)化，開發(fā)周期短。 (2)高速。 (3)單片機(jī)各引腳的功能是確定的，而 FPGA/CPLD 可以根據(jù)需要用軟件改