【正文】 U5:bianma1 port map (scan_t , clk , key_valid , bianma )。BEGINU1:fpq100to1 port map (clk , scan_f)。ponent bianma1port( scan_t : in std_logic_vector(3 downto 0)。 key_pressed? clk : in std_logic。 row : out std_logic_vector(3 downto 0)。 scan_t : out std_logic_vector(3 downto 0))。 END ponent。signal key_valid : std_logic。 END saomiaodian。 1khz clock scan_t : in std_logic_vector(3 downto 0)。 col : in std_logic_vector(3 downto 0)。use 。end behavior。 f end case。 e when 1100= bianma =1010。 d when 1000= bianma =0111。 c when 0100= bianma =0100。) then case scan_t is encoding when 0000= bianma =0001。event and clk=39。keybord scan count clk , key_valid : in std_logic。use 。key_invalid end if。 if dbnq=2 then key_valid=39。 then if dbnq/=1 then dbnq:=dbnq1。event and clk=39。 begin if (key_pressed=39。 clock for synchrony scan_f : in std_logic。use 。architecture behavior of jiance isbeginrow ecoding row = 1110 when scan_t(3 downto 2) = 00 else 1101 when scan_t(3 downto 2) = 01 else 1011 when scan_t(3 downto 2) = 10 else 0111。keybord column state scan_t : in std_logic_vector(3 downto 0)。use 。 end process。139。139。countend smjsq。entity smjsq isport(clk : in std_logic。鍵盤掃描計(jì)數(shù)器電路的程序library ieee。scan_f =39。 end if。event and clk=39。 clock scan_f : out std_logic。 osc_bit : integer := 12)。北京交通大學(xué)出版社,[10][M].北京：中國勞動(dòng)社會(huì)保障出版社，2007.[11]胡振華. VHDL與FPGA設(shè)計(jì)[M].北京：中國鐵道出版社,[12]（第五版）[M]. 北京：高等教育出版社，.[13][M].北京：機(jī)械工業(yè)出版社,[14]Michael Petronino，Ray Bambha，James Carswell，and Wayne Bvrleson. ANFPGABASED DATA ACQUISITION SYSTEM FOR A, 95 GHZ WBAND of Electrical and Computer Engineering MA 01003：41054108[15]+PLUSⅡ入門與提高[M]. 北京：.[16]張丕狀，[M].北京：國防工業(yè)出版社，2009:216.[17] Petterson, Michael A. MATRIX KEYBOARD ENCODER CIRCUIT.[18]Michael Petronino，Ray Bambha，James Carswell，and Wayne Bvrleson. ANFPGABASED DATA ACQUISITION SYSTEM FOR A, 95 GHZ WBAND of Electrical and Computer Engineering MA 01003：41054108附錄分頻器電路的程序library ieee。沒有馮老師的辛勤栽培、孜孜教誨，就沒有我論文的順利完成。通過基于VHDL的鍵盤掃描電路設(shè)計(jì)，不但收獲了新的知識(shí)，并且多學(xué)了一門編程語言，同時(shí)還鞏固了原來都差不多忘記的知識(shí)，總體來說收獲還是很大的，在設(shè)計(jì)期間，遇到了很多問題，有一段時(shí)間都做不下去了，就放下了一段時(shí)間沒有動(dòng)過，導(dǎo)致的是越來越不想做了，后來在指導(dǎo)老師馮老師的鼓勵(lì)下，又重新拿起了這次的畢業(yè)設(shè)計(jì)，老師不斷的鼓勵(lì)是我前進(jìn)的動(dòng)力，我每天都在堅(jiān)持著做一點(diǎn)再做一點(diǎn)，在期間也遇到了很多的困難，開始還很笨拙，老師說新手怎么可能不出錯(cuò)，就這樣堅(jiān)持著，后來就慢慢的熟練了很多，再后來就沒當(dāng)初的那么難了，在指導(dǎo)老師馮老師的幫助下最后終于順利的完成了這次的畢業(yè)設(shè)計(jì)。 f end case。 e when 1100= bianma =1010。 d when 1000= bianma =0111。 c when 0100= bianma =0100。) then case scan_t is encoding when 0000= bianma =0001。event and clk=39。 bianma : out std_logic_vector(3 downto 0))。use 。在按鍵抖動(dòng)消除電路中，key_pressed、clk和scan_f為輸入端口，只有一個(gè)輸出端口是key_valid。 key_pressed? clk : in std_logic。use 。key_pressed0 unkey_pressed1end jiance。定義的端口程序是:entity jiance isport( col : in std_logic_vector(3 downto 0)。1khz clock key_pressed : in std_logic。設(shè)定為緩沖模式的端口信號(hào)驅(qū)動(dòng)源是來自被設(shè)計(jì)實(shí)體的內(nèi)部或者是來自其他實(shí)體設(shè)定為緩沖模式的端口。 1khzend fpq100to1。 osc_bit : integer := 7)。end fpq100to1。generic (osc_f : integer := 100 。將5個(gè)子程序整合后的總程序進(jìn)行編程并仿真，就可以得到仿真波形，從仿真波形中很清楚的可以看到輸入所對應(yīng)的輸出值與程序中設(shè)定的是一樣的。U3:jiance port map (col , scan_t , row , key_pressed )。 bianma : out std_logic_vector(3 downto 0))。 1khz clock key_valid : out std_logic)。END ponent。ponent jiancePORT( col : in std_logic_vector(3 downto 0)。 scan_f : in std_logic。 clock scan_f : out std_logic。signal key_pressed : std_logic。首先，,此頻率作為鍵盤掃描的頻率。此鍵盤還是比較容易使用的，但是硬件部分還是比較復(fù)雜的，該電路用的是編碼鍵盤。： 鍵盤編碼電路編碼是按下面表格中相對應(yīng)來編碼的，比如“0”代表“1”，“3”代表“”，一一對應(yīng)來編碼的，：0123456789101112131415123456/789+0=在單片機(jī)應(yīng)用系統(tǒng)中，實(shí)現(xiàn)數(shù)據(jù)的輸入、傳達(dá)命令的功能，是人工干預(yù)的主要手段。也很方便的得到了按鍵檢測電路的電路符號(hào)，該電路一共有2個(gè)輸入，分別為col和scan_t，有2個(gè)輸出端，分別為row和key_pressed。運(yùn)行該電路的程序代碼，： 鍵盤掃描計(jì)數(shù)器電路仿真的波形，當(dāng)沒有按鍵按下時(shí)，掃描計(jì)數(shù)器是按1~15反復(fù)計(jì)數(shù)的，比如圖中當(dāng)使用者按下“1”（對應(yīng)的十進(jìn)制編碼為14）的按鍵時(shí)，就保持這種狀態(tài)，當(dāng)輸入的scan_f和使能鍵key_pressed都為高電平時(shí)，它又繼續(xù)掃描，當(dāng)又有按鍵按下時(shí)，又保持另一種狀態(tài)，： 仿真波形同時(shí)也可以得到掃描計(jì)數(shù)器的電路符號(hào)，這個(gè)電路有3個(gè)輸入端，分別是clk、scan_f、key_pressed，有1個(gè)輸出端，輸出端為scan_t，Clk是分頻器電路的輸出端。功放輸出的音樂訊號(hào)必須經(jīng)過分頻器中的過濾波元件處理，讓各單元特定頻率的訊號(hào)通過。鍵盤掃描電路的過程是，在未按下任何按鍵時(shí)，一直都保持的是循環(huán)掃描的狀態(tài)，一直是0~15循環(huán)，當(dāng)檢測到有按鍵按下時(shí)，停止循環(huán)掃描，編碼器編出按鍵上的數(shù)值，然后輸出按鍵上的值，因?yàn)樵诎存I時(shí)，會(huì)產(chǎn)生一部分抖動(dòng)，所以要有消抖的過程，之后輸出數(shù)據(jù)?？删幊踢壿嬈骷﨔PGA能完成任何數(shù)字器件的功能，小至簡單的電子產(chǎn)品、數(shù)字集成電路，大至復(fù)雜又很難設(shè)計(jì)的高性能CPU。高密度、編程速度快、設(shè)計(jì)靈活與其他可編程邏輯器件相比較，F(xiàn)PGA屬于高密度PLD，具有更高的集成度和更強(qiáng)的邏輯實(shí)現(xiàn)功能，其集成度可以達(dá)到3萬門/片以上,門延時(shí)已小于3ns。一個(gè)是進(jìn)行設(shè)計(jì)的邏輯化簡，再邏輯優(yōu)化，再合并，最后是邏輯分割[17]。比如，一片F(xiàn)PGA芯片就可替代幾片甚至幾十片標(biāo)準(zhǔn)器件，其用戶可用I/O引腳數(shù)目多達(dá)數(shù)百條[16]。FPGA內(nèi)部邏輯設(shè)計(jì)的功能分為掃描模塊，編碼模塊，控制模塊和FIFO RAM模塊。FPGA是用非常小型的查找表法（161RAM）來實(shí)現(xiàn)組合邏輯的，每一個(gè)查找表都要連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器用來驅(qū)動(dòng)其他的邏輯電路或是驅(qū)動(dòng)I/O，這樣就構(gòu)成了既能實(shí)現(xiàn)組合邏輯電路的功能，同時(shí)又能實(shí)現(xiàn)時(shí)序邏輯電路功能的基本單元模塊，這些模塊之間都是運(yùn)用金屬連接線相互連接或是連接到I/O模塊上去的。EDA技術(shù)是一種以計(jì)算機(jī)為基礎(chǔ)核心的工作平臺(tái)，是利用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)等多種應(yīng)用學(xué)科的最新成果[13]。FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。（4）硬件描述語言（VHDL）Max+plusⅡ軟件支持大多數(shù)VHDL設(shè)計(jì)的輸入選項(xiàng)，包括Verilog HDL，VHDL和Altera公司自己開發(fā)的硬件描述語言AHDL。：符號(hào)編輯器(Symbol Editor)符號(hào)編輯器是在文本程序運(yùn)行成功的基礎(chǔ)上，自動(dòng)生成的電路符號(hào)，該編輯器的優(yōu)點(diǎn)是在畫電路圖是只要直接拿出來用就可以了，非常的便捷。其易學(xué)、易用、高度集成化的特性使得受到廣大用戶的青睞，正被越來越廣泛的應(yīng)用[8]。VHDL硬件語言是唯一被接納為IEEE標(biāo)準(zhǔn)的語言，也就是說它是數(shù)字系統(tǒng)硬件設(shè)計(jì)描述的語言中最為標(biāo)準(zhǔn)的語言[7]。VHDL已經(jīng)成為一個(gè)數(shù)字電路和系統(tǒng)的描述、建模、綜合的工業(yè)國際標(biāo)準(zhǔn)，因此在電子產(chǎn)業(yè)界獲得了廣泛的應(yīng)用[4]。該課題主要解決以下幾個(gè)問題：總體方案設(shè)計(jì)與論證，分析控制系統(tǒng)工作原理；選擇合適的FPGA芯片系統(tǒng)的硬件設(shè)計(jì)；用硬件描述語言VHDL編制系統(tǒng)的軟件及流程圖、并仿真設(shè)計(jì)要求。人們依靠鍵盤向計(jì)算機(jī)輸入各種指令，指揮計(jì)算機(jī)工作，依靠鍵盤向計(jì)算機(jī)輸入程序、資料，依靠鍵盤修改、調(diào)試程序，人們甚至可以依靠鍵盤來進(jìn)行引人入勝的各式游戲。按鍵輸入電路大多數(shù)應(yīng)用的主要有兩種：一種是非掃描方式可以判斷多鍵狀態(tài)，即允許多鍵同時(shí)作用，但這種不適用于大量按鍵情況，所需輸入輸出端口I/O較多。這種非?？幔?