【正文】 139。) then recount=39。 and ena_scan=39。 state=yewrsn。 state=rewgsn。) then if (next_state=39。 when yewrsn= if (a_m=39。 state=yewrsn。039。039。039。139。139。 end if。139。) then recount=39。 and ena_scan=39。 state=rewysn。 state=gewrsn。) then if (next_state=39。 when rewysn= if (a_m=39。 state=rewysn。139。139。 end if。 sign_state=011。139。139。 else if (clk39。) then state=rewgsn。 end if。 st_transfer=39。 elsif(rebn_ff=2) then rebn_ff:=rebn_ff1。139。 elsif (clk39。139。 begin process(reset,clk,ena_scan,st_butt) variable rebn_ff:std_logic_vector(5 downto 0)。 architecture bhv of hld4 is type sreg0_type is (rewgsn, rewysn, gewrsn, yewrsn, yewysn, yewgsn, gewysn, rewrsn)。 red:out std_logic_vector(1 downto 0)。 st_butt:in std_logic。 ena_scan:in std_logic。 use 。南北方向黃燈設(shè)定為 5s。東西方向綠燈設(shè)定為 25s。東西方向紅燈設(shè)定為 15s。 end if。 when 101=load=conv_std_logic_vector(greenew_time,8)。 when 001=load=conv_std_logic_vector(yellowsn_time,8)。139。 elsif (clk39。 constant greensn_time:integer:=25。 constant yellowew_time:integer:=5。 sign_state:in std_logic_vector(2 downto 0)。 entity hld2 is port(reset:in std_logic。 end case。 sign_state=“ 100”時(shí)，東西方向黃燈亮 5s。 sign_state=“ 010”時(shí)，南北方向紅燈亮 15s。 sign_state=“ 000”時(shí)，南北方向綠燈亮 25s。139。 elsif (clk39。 end。 end if。039。139。) then if ena_s=39。 clk_2hz_ff=0000000。 then ena_one=39。 end process。 ena_s=39。) then if clk_scan_ff=scan_val1 then clk_scan_ff=00。039。 begin process(reset,clk) begin if reset=39。 signal clk_2hz_ff:std_logic_vector(two_hz_bit1 downto 0)。 constant scan_val:positive:=4。 ena_1hz:out std_logic。 use 。 正因?yàn)橛辛怂麄?，我才能克服各種困難，順利完成畢業(yè)設(shè)計(jì)和論文。其次要感謝學(xué)院里的老師們，他們?cè)谄綍r(shí)不僅教會(huì)我們專業(yè)方面的知識(shí)，而且教會(huì)我們做人做事的道理，尤其要感謝在本次設(shè)計(jì)中給與我大力支持和幫助的指導(dǎo)教師謝麗君老師。 在設(shè)計(jì)過程中，通過針對(duì)性的查找資料，了解了一些電子方面的材料，既增長(zhǎng)了自己的見識(shí)，補(bǔ)充了最新的專業(yè)知識(shí)，有提高了自己的應(yīng)用能力。圖 311 顯示的也是狀態(tài)三時(shí)東西方向紅燈亮、南北方向綠燈亮， 這與之前紅綠燈信號(hào)控制電路仿真出來的波形結(jié)果是相同的。 本文采用 VHDL 輸入法來設(shè)計(jì)。紅綠燈信號(hào)控制電路的作用就是產(chǎn)生的一系列的控制信號(hào)去完成之前幾個(gè)模塊設(shè)定好的功能。 圖 38: 紅綠燈信號(hào)控制電路模塊圖 系統(tǒng)輸入信號(hào)： clk：由外部信號(hào)發(fā)生器提供 1kHZ 的時(shí)鐘信號(hào)； reset：系統(tǒng)內(nèi)部 自復(fù)位信號(hào)； ena_scan：接收由時(shí)鐘發(fā)生電路提供的 250Hz 的時(shí)鐘脈沖信號(hào)； ena_1hz：接收由時(shí)鐘發(fā)生電路提供的 1Hz 的脈沖信號(hào)； flash_1hz：接收由時(shí)鐘發(fā)生電路提供的 1Hz 的脈沖時(shí)鐘信號(hào)； a_m：手動(dòng)、自動(dòng)切換按鈕（ 1：自動(dòng)、 0：手動(dòng)）； st_butt： 紅綠燈狀態(tài)切換按鈕（在手動(dòng)操作下，每按一次按鈕就變換一個(gè)狀態(tài)）； next_state：接收由倒計(jì)時(shí)控制電路提供的下一個(gè)狀態(tài)的觸發(fā)信號(hào)。 紅綠燈信號(hào)控制電路 在紅 綠燈交通信號(hào)系統(tǒng)中，大多數(shù)的情況是通過自動(dòng)控制的方式指揮交通。 圖 37 是倒計(jì)時(shí)控制電路通過 Quartus II 軟件仿真得到的仿真波形圖。所以，倒計(jì)時(shí)控制電路最主要的功能就是負(fù)責(zé)接收 hld2 電路輸出的值，然后將其轉(zhuǎn)換成 BCD 碼，并利用發(fā)光二極管顯示出來，讓車輛行人能夠清楚地知道再 17 過多久信號(hào)燈就會(huì)發(fā)生變化。例如：南北方向綠燈，車輛處于正常行駛中，東西方向紅燈，車輛處于等待中，若南北方向行駛的車輛看到倒計(jì)時(shí)顯示器上可以通行的時(shí)間很短，可能就會(huì)放慢速度等待下一次通行，這樣在東西方向綠燈時(shí)，車輛就能夠正常行駛，不會(huì)為等待南北方向強(qiáng)行的車輛而耽誤更多的時(shí)間。 16 圖 35 是計(jì)數(shù)秒數(shù)選擇電路通過 Quartus II 軟件仿真得到的仿真波形圖。因此 ,計(jì)數(shù)秒數(shù)選擇電路最主要的功能就是負(fù)責(zé)輸出顯示器需要的數(shù)值（即倒數(shù)的秒數(shù)值），作為倒計(jì)時(shí)顯示器電路的計(jì)數(shù)秒數(shù)。 第 一 句 就 是 將scan_bit 設(shè)為常數(shù) ‘ 2’，這個(gè)數(shù)值是可以根據(jù)設(shè)計(jì)的需要任意設(shè)定的。常數(shù)的定義和設(shè)置主要是為了使程序更容易閱讀和修改，只要改變了常量的數(shù)值，使用到該常數(shù)的地方都會(huì)隨著更新而使用新的常數(shù)值。 系統(tǒng)輸出信號(hào)： ena_scan：將外部 的時(shí)鐘信號(hào)進(jìn)行分頻處理； ena_1hz：產(chǎn)生每秒一個(gè)的脈沖信號(hào)； flash_1hz：產(chǎn)生每秒一個(gè)脈沖的時(shí)鐘信號(hào)。因此，為了避免意外事件的發(fā)生，電路必須給出一個(gè)穩(wěn)定的時(shí)鐘（ clock）才能讓系統(tǒng)正常的工作。（ 2）參數(shù)化的概念：針對(duì)不同時(shí)段的交通流量，可以調(diào)整紅綠燈電路（增加或者減少電路的計(jì)數(shù)時(shí)間），以增加程序的靈活性。能實(shí)現(xiàn)總體清理功能，計(jì)數(shù)器由初始狀態(tài)開始計(jì)數(shù)，對(duì)應(yīng)狀態(tài)的指示燈亮。主干道綠燈亮?xí)r，支干道紅燈亮，反之亦然，兩者交替允許通行。 結(jié)構(gòu)體的數(shù)據(jù)流描述法 數(shù)據(jù)流描述 (dataflow description)是結(jié)構(gòu)體描述方法之一，它描述了數(shù)據(jù)流程的運(yùn)動(dòng)路徑、運(yùn)動(dòng)方向和運(yùn)動(dòng)結(jié)果。 默認(rèn)配置語句的基本格式為： CONFIGURATION 配置名 OF 實(shí)體名 IS FOR 選配結(jié)構(gòu)體名 END FOR END 配置名； 12 VHDL 最基本的描述方法 結(jié)構(gòu)體的行為描述法 所謂結(jié)構(gòu)體的行為描述 (behavioral descriptions)，即對(duì)設(shè)計(jì)實(shí)體按算法的路徑來描述。 (一個(gè)實(shí)體 (ENTITY)可以有多個(gè)構(gòu)造體 )設(shè)計(jì)者可以利用配置語句選擇不同的構(gòu)造體，使其與要設(shè)計(jì)的實(shí)體相對(duì)應(yīng)；在仿真某一個(gè)實(shí)體時(shí)，可以利用配置選擇不同的構(gòu)造體進(jìn)行性能對(duì)比實(shí)驗(yàn)，以得到性能最佳的構(gòu)造體。 庫語句的格式為： LIBRARY 庫名； 程序包 (package)：程序包也叫包集合，主要用來存放各個(gè)設(shè)計(jì)都能共享的數(shù)據(jù)類型、子程序說明、屬性說明和元件說明等部分。子程序內(nèi)部的值不能保持，子程序返回后才能被再次調(diào)用并初始化。一個(gè)結(jié)構(gòu)體中可以有多個(gè)并行運(yùn)行的 進(jìn)程結(jié)構(gòu)，每一個(gè)進(jìn)程內(nèi)部是由一系列順序語句來構(gòu)成的。在 VHDL 程序設(shè)計(jì)中，結(jié)構(gòu)體是由多個(gè) BLOCK 塊構(gòu)成的，如果將結(jié)構(gòu)體比做總電路原理圖，那么，每個(gè)BLOCK 塊則相當(dāng)于 一張子原理圖。 實(shí)體語句結(jié)構(gòu)如下： ENTITY 實(shí)體名 IS [GENERIC(類屬表 )； ] [PORT(端口表 )； ] END ENTITY 實(shí)體名； 結(jié)構(gòu)體 結(jié)構(gòu)體也叫構(gòu)造體，結(jié)構(gòu)體描述了基本設(shè)計(jì)單元 (實(shí)體 )的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系，也就是說它定義了設(shè)計(jì)實(shí)體的功能，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制定了實(shí)體內(nèi)部元件的連接關(guān)系。其中實(shí)體和結(jié)構(gòu)體這兩個(gè)基本結(jié)構(gòu)是必需的，他們可以構(gòu)成最簡(jiǎn)單的 VHDL 程序。最常見的使電路復(fù)雜化的原因之一是設(shè)計(jì)中存在許多本不必要的類似 LATCH 的結(jié)構(gòu)。 綜合算法不同，對(duì)于同樣的硬件描述，可能會(huì)得到不同的綜合結(jié)果。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)， 也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 VHDL 的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言，并可進(jìn)行系統(tǒng)的早期仿真以保證設(shè)計(jì)的正確性。 （ 4） VHDL 的設(shè)計(jì)不依賴于特定的器件 ,方便了工藝的轉(zhuǎn)換。 （ 2）多種描述方式適應(yīng)層次化設(shè)計(jì)。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。最初是由 美國國防部 開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。 EDA 技術(shù)是電子設(shè)計(jì)領(lǐng)域的一場(chǎng)革命，目前正處于高速發(fā)展階段，每年都有新的 EDA 工具問世，我國 EDA 技術(shù)的應(yīng)用水平長(zhǎng)期落后于發(fā)達(dá)國家，如果說用于民品的核心集成電路芯片還可以從國外買的到的話，那么軍用集成電路就必須依靠自己的力量研制開發(fā)，因?yàn)橛缅X是買不到國防現(xiàn)代化的，特別是中 國作為一支穩(wěn)定世界的重要力量，更要走自主開發(fā)的道路 [5]。設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真 。 EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較及優(yōu)點(diǎn) 與傳統(tǒng)的電子設(shè)計(jì)方法相比， EDA 技術(shù)對(duì)于復(fù)雜電路的設(shè)計(jì)和調(diào)試都比較簡(jiǎn)單，如果某一過程存在錯(cuò)誤，查找和修改起來比較方便，而且 EDA 技術(shù)的可移植性很強(qiáng)。 硬件描述語言 (HDL)是相對(duì)于一般的計(jì)算機(jī)軟件語言如 C、 Pascal 而言的。 PLD 如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法，或是硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，通過軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。 (4)實(shí)驗(yàn)開發(fā)系統(tǒng)。 (4)設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真 。設(shè)計(jì)者的工作僅限于利用軟件的方式來完成對(duì)系統(tǒng)硬件功能的描述，在 EDA 工具的 幫助下和應(yīng)用相應(yīng)的 FPGA/CPLD 器件，就可以得到最后的設(shè)計(jì)結(jié)果。即使是普通的電子產(chǎn)品的開發(fā)，EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅提高 [2]。 EDA 技術(shù)在進(jìn)入 21 世紀(jì)后，得到了更大的發(fā)展。其控制器采用三變量輸入，輸出不再是時(shí)間變量，而是車輛通行的權(quán)限 [3]。所以國內(nèi)的科研人員也在孜孜不倦的研究著更好的交 通燈控制系統(tǒng)，大致研究可以分為兩類，其一是按固定配時(shí)方案運(yùn)行，其二是由車輛檢測(cè)器提供的實(shí)時(shí)交通信息控制信號(hào)機(jī)運(yùn)行的。如以澳大利亞悉尼為背景開發(fā)的交通自適應(yīng)協(xié)調(diào)系統(tǒng) SCATS (Sydney Coordinated Adaptive Traffic System)，英國的運(yùn)輸和道路研究所（ TRRL）研制的SCOOT（ Split Cycle Offset Optimization Technique )系統(tǒng)，日本的京三（ Kyosan）系統(tǒng)等。城市的交通擁堵，大部分是由于交叉口的通行能力不足或沒有充分利用造成的，這導(dǎo)致車流中斷、事故增多、延誤嚴(yán)重。在這種背景下，結(jié)合我國城市道路交通的實(shí)際情況，開發(fā)出真正適合我們自身特點(diǎn)的智能信號(hào)燈控制系統(tǒng)已經(jīng)成為當(dāng)前的主要任務(wù)。通過電路優(yōu)化設(shè)計(jì) ,可以使用規(guī)模更小的可編程邏輯芯片 ,從而降低系統(tǒng)成本。通過用數(shù)字信號(hào)自動(dòng)控制十字路口交 通燈狀態(tài)轉(zhuǎn)換的方法，指揮車輛和行人安全通行，實(shí)現(xiàn)十字路口交通管理的自動(dòng)化。 本設(shè)計(jì)利用 VHDL 語言來實(shí)現(xiàn)交通燈控制器。 關(guān)鍵詞： 交通信號(hào)燈 、 VHDL 、 仿真