【正文】 endendelse begin sum[3:0]=sum[3:0]+seccin。 cinsec=1。d0。d0。d0。d1。d4)begin sumsec[2:0]=339。d5。d16) begin if(!flag1) flag1=flag1339。always(posedge clkss)beginif(key==639。 reg[23:0] sum。reg sel。b0000000。 439。b1110000。d6:{a,b,c,d,e,f,g}=739。 439。b1111001。d2:{a,b,c,d,e,f,g}=739。 439。enddefault:temp=0。end4:begin temp=num14。end2:begin temp=num12。case(flag)0:begin temp=num10。else flag=flag+1。reg[2:0] flag。output a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。d0。d48。b01001000:key2[5:0]=639。839。d9。b00101000:key2[5:0]=639。839。d5。b00011000:key2[5:0]=639。839。d1。default:key1[5:0]=639。d32。b01000100:key1[5:0]=639。839。d8。b00100100:key1[5:0]=639。839。d4。b00010100:key1[5:0]=639。839。reg[5:0] key1,key2。endmodule 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄31附錄 2 行列式鍵盤(pán)程序module keypad(clksy,x,y,key)。d49)begin count4[5:0]=639。d0。 cin2=139。 clksy=~clksy。d0。d1。always (posedge clk66MHz)if(count1[9:0]==1039。reg[7:0] count2。input clk66MHz。他們細(xì)心指導(dǎo)我的學(xué)習(xí)與研究，在此，我要向諸位老師深深地鞠上一躬。這就要我們多思考多對(duì)比，多總結(jié)和參考相關(guān)的參考資料，認(rèn)真的投入到設(shè)計(jì)中。本設(shè)計(jì)實(shí)現(xiàn)了 FPGA 的“外設(shè)”功能，但是似乎卻并不“通用” ， 本設(shè)計(jì)中，小數(shù)點(diǎn)僅僅起到一個(gè)跟隨秒閃爍的功能，EDA 技術(shù)的發(fā)展，HDL 語(yǔ)言的強(qiáng)大不僅僅是制作一個(gè)帶鍵盤(pán)的時(shí)鐘，當(dāng)為了實(shí)現(xiàn)更多的功能，小數(shù)點(diǎn)的移動(dòng)十分的必要，下面簡(jiǎn)要敘述下其設(shè)計(jì)思想：例：使用鍵盤(pán)輸入一組帶小數(shù)點(diǎn)的數(shù)據(jù)，要求液晶實(shí)時(shí)顯示輸入數(shù)據(jù)設(shè)計(jì)思想：定義一個(gè)默認(rèn)為 0 的寄存器，代表小數(shù)點(diǎn)的位置為最低位，當(dāng)檢測(cè)到鍵盤(pán)小數(shù)點(diǎn)輸入時(shí)，觸發(fā)一個(gè)模塊，當(dāng)再次檢測(cè)到數(shù)字輸入時(shí)，該寄存器自加一。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 結(jié) 論25結(jié) 論本設(shè)計(jì)實(shí)現(xiàn)了設(shè)計(jì)任務(wù)要求的大部分功能，設(shè)計(jì)要求實(shí)現(xiàn)的時(shí)鐘，鍵盤(pán)，閃爍，顯示等功能都已完成，仿真結(jié)果也令我十分滿(mǎn)意，雖然仿真結(jié)果中存在不少抖動(dòng)現(xiàn)象，但經(jīng)過(guò)觀(guān)察，抖動(dòng)的時(shí)間很短，并且在各時(shí)鐘的上升沿和下降沿時(shí)沒(méi)有抖動(dòng)（同 節(jié)鍵盤(pán)去抖原理） ，并且 LED 顯示部分的仿真結(jié)果不存在抖動(dòng)，如果將程序?qū)懭?FPGA 開(kāi)發(fā)板，將不存在由抖動(dòng)帶來(lái)的任何負(fù)面作用。圖 48 修改仿真5）確認(rèn)鍵仿真，如圖 49。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真22 頂層模塊程序仿真1）時(shí)鐘仿真，如圖 45。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 4 章 程序仿真21圖 42 行列式鍵盤(pán)程序仿真在上圖中，一共模擬了 3 次按鍵，對(duì)照?qǐng)D 23 和圖 24：第一次按下 x3,y3 鍵，即←鍵，輸出 key[4]=1，即 key[5:0]=16。圖 41 分頻器模擬仿真設(shè)在單位時(shí)間內(nèi)：clk50MHz 的上升沿的次數(shù)為 N，clksy 取反次數(shù)為 Nsy，計(jì)數(shù)器 1 的分頻比為 p1，計(jì)數(shù)器 2 的分頻比為 p2，計(jì)數(shù)器 3 的分頻比為 p3，計(jì)數(shù)器4 的分頻比為 p4，則 Nsy=N/（p1*p2） ，代入模擬仿真數(shù)據(jù)，得 Nsy=N/2，若在 4 個(gè)clk50MHz 的時(shí)間內(nèi)，clksy 取反 2 次，即一個(gè)周期，所以 clksy 與 clk50MHz 的頻率比為 1：4，與模擬仿真結(jié)果吻合。d249)→if(count3[7:0]==839。d999)→if(count1[9:0]==1039。assign hour[7:4]=ss5?(clkss?sum[23:20]:439。assign min[7:4]=ss3?(clkss?sum[15:12]:439。 assign sec[7:4]=ss1?(clkss?sum[7:4]:439。 endcaseendelse {ss0,ss1,ss2,ss3,ss4,ss5}=639。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì)195:{ss0,ss1,ss2,ss3,ss4,ss5}=639。3:{ss0,ss1,ss2,ss3,ss4,ss5}=639。1:{ss0,ss1,ss2,ss3,ss4,ss5}=639。d1。else if(sum[19:16]==439。 else sum[23:20]=key[3:0]?key[3:0]:sum[23:20]。 else sum[19:16]=key[3:0]?key[3:0]:sum[19:16]。 cinmin=0。endelse begin sum[15:12]=sum[15:12]+439。if(sum[15:12]==439。 else sum[15:12]=key[3:0]?key[3:0]:sum[15:12]。 else sum[11:8]=key[3:0]?key[3:0]:sum[11:8]。 cinsec=0。endelse begin sum[7:4]=sum[7:4]+439。if(sum[7:4]==439。 else sum[7:4]=key[3:0]?key[3:0]:sum[7:4]。 //零鍵位的識(shí)別 else sum[3:0]=key[3:0]?key[3:0]:sum[3:0]。 seccin=0。d0。 //如果 flag 等于 5 ，flag 值不變 else flag1=flag1+339。d1。d48) sel=sel+139。reg seccin,cinsec,cinmin,ss0,ss1,ss2,ss3,ss4,ss5。reg[2:0] flag1,sumsec。程序如下：module clock(clkss,key,sec,min,hour)。程序接下來(lái)會(huì)判斷 sel 的值，如果為 1 則進(jìn)入修改狀態(tài)，為零則進(jìn)入計(jì)時(shí)狀態(tài)。 //顯示數(shù)字 9 default:{a,b,c,d,e,f,g}=739。b1111111。d7:{a,b,c,d,e,f,g}=739。 //顯示數(shù)字 5 439。b0110011。d3:{a,b,c,d,e,f,g}=739。 //顯示數(shù)字 1 439。b1111110。D5=1。D3=1。D1=1。bzzzz。if(flag==6) flag=0。reg[3:0] temp。input[3:0] num0,num1,num2,num3,num4,num5。分時(shí)使用顯示器驅(qū)動(dòng)電路。d0。d48。b01001000:key2[5:0]=639。 //鍵位 0839。d9。b00101000:key2[5:0]=639。 //鍵位 6839。d5。b00011000:key2[5:0]=639。 //鍵位 2839。d1。default:key1[5:0]=639。d32。b01000100:key1[5:0]=639。839。d8。b00100100:key1[5:0]=639。839。d4。b00010100:key1[5:0]=639。839。reg[5:0] key1,key2。程序如下：module keypad(clksy,x,y,key)。利用 250Hz 信號(hào)掃描 X 軸和 Y 軸電位信號(hào)，當(dāng)某根 X 連接線(xiàn)和 Y 連接線(xiàn)同時(shí)為低電平時(shí)有效。d0。 clk=~clk。d0。 //clksy=250Hz cin2=139。 //進(jìn)位信號(hào) 1 清零endalways (posedge clk66MHz)if(count2[7:0]==839。 //產(chǎn)生進(jìn)位信號(hào) 1endelse begin count1[9:0]=count1[9:0]+1039。d999)begin count1[9:0]=1039。 reg[7:0] count3。 output clk,clkss,clksy。如果寄存器 3 等于 249，則寄存器 3 清零，clk 取反，根據(jù)以上結(jié)果可得 clk 每秒取反2 次，即可得 clk=1Hz。整數(shù)分頻器的實(shí)現(xiàn)非常簡(jiǎn)單，可采用標(biāo)準(zhǔn)的計(jì)數(shù)器，也可以采用可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì)8第三章 系統(tǒng)程序設(shè)計(jì) 分頻器程序設(shè)計(jì)在現(xiàn)代電子系統(tǒng)中，數(shù)字系統(tǒng)所占的比例越來(lái)越大。4）數(shù)據(jù)修改模塊設(shè)計(jì)思路：當(dāng) sel 為 1 時(shí)，進(jìn)入修改狀態(tài)，檢測(cè) flag 的值，flag 的值分別對(duì)應(yīng)各將被修改的數(shù)據(jù)，如圖 26。1） 時(shí)鐘模塊設(shè)計(jì)思路：定義一個(gè)長(zhǎng)度為 24 位的時(shí)鐘顯示緩存寄存器，每 4 位用 BCD 碼來(lái)分別顯示時(shí)分秒的個(gè)位，十位，每當(dāng) 1 秒周期則秒個(gè)位加一，當(dāng)秒個(gè)位為 9 時(shí)則清零，秒十位加一，當(dāng)秒為 59 時(shí)清零，分加一，同理當(dāng)分為 59，秒為 59 時(shí)，分、秒清零，時(shí)加一，同理當(dāng)時(shí)為 23，分為 59，秒為 59 時(shí)，時(shí)分秒清零。3）相關(guān)知識(shí)共陰數(shù)碼管如右圖 25 所示：每一條線(xiàn)分別對(duì)應(yīng)一個(gè)管腳，當(dāng)管腳為‘1’時(shí)，這條線(xiàn)為亮，當(dāng)管腳設(shè)置為‘0’ 時(shí)，這條線(xiàn)不亮。此時(shí)應(yīng)采用數(shù)碼管顯示，但是當(dāng)用七段數(shù)碼顯示器顯示的位數(shù)較多時(shí)（如顯示 8 位）BCD 碼十進(jìn)制數(shù)） ，為了節(jié)省硬件開(kāi)支，常用動(dòng)態(tài)顯示方法，即對(duì)各 LED 數(shù)碼管循環(huán)掃描。圖 23 鍵盤(pán)示意圖鍵盤(pán)需要響應(yīng)迅速，所以采用了 250Hz 信號(hào)，輸入由X1，X2，X3，X4；Y1,Y2,Y3,Y4 八根縱橫交錯(cuò)的連接線(xiàn)組成，當(dāng)某根 X 連接線(xiàn)和Y 連接線(xiàn)同時(shí)為低電平時(shí)有效，例如當(dāng) X3，Y2 為低電平時(shí)，識(shí)別為“0”鍵，將輸出相應(yīng)信號(hào)供主程序識(shí)別。 如圖 22 所示。2） 輸出：六位 7 段數(shù)碼管。Quartus 平臺(tái)與 Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開(kāi)發(fā)工具相兼容。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA 進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopy Stratix 器件用于批量成品。93C46為SPI接口的串行 E2PROM，93C46存儲(chǔ)空間為128 字節(jié)。， ， LCD1602供電電源。復(fù)位電路由一個(gè)復(fù)位按鍵和一片復(fù)位芯片組成，復(fù)位芯片為IMP812T，IMP812T輸出高電平有效的復(fù)位脈沖，脈沖寬度為140ms。核心器件包括FPGA芯片Altera EP1C3T100和PLCC封裝的單片機(jī)STC89LE52。FA130 的 EDA 開(kāi)發(fā)實(shí)例包括VHDL 和 Verilog 兩個(gè)版本， FA130 的 51 單片機(jī)開(kāi)發(fā)實(shí)例包括匯編和 C 語(yǔ)言?xún)蓚€(gè)版本。聯(lián)華眾科 FPGA 開(kāi)發(fā)板 FA130 核心器件為 Altera Cyclone 系列的 EP1C3，配置芯片為 EPCS1，F(xiàn)A130 上可以運(yùn)行 SOPC Builder 制作的簡(jiǎn)單的工程。而頂層文件時(shí)鐘模塊則將輸入輸出部分聯(lián)結(jié)起來(lái)，實(shí)現(xiàn)時(shí)鐘發(fā)生，顯示緩存，數(shù)據(jù)修改，移位，滅零等功能。 keyboard functions: application of 4 * 4 determinant keyboard, numbers 09 can be directly imported。此程序通過(guò)下載到 FPGA 芯片后,可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。其外設(shè)電路作為芯片與外界輸入方式之一，是十分具有研究?jī)r(jià)值的。FPGA 器件不斷增加新的模塊，功能越來(lái)越強(qiáng)大，基于FPGA 的外設(shè)電路也順應(yīng)形勢(shì)，不斷升級(jí)。關(guān)鍵字：行列式鍵盤(pán)、 LED 顯示器、時(shí)鐘、Verilog HDL。 LED dynamic scanning display and blinking, shift, such as antizero function, highlights the hardware description language as a good readability, easy to understand the advantages of portability, and Altera Qu