【正文】 reg[2:0] flag。 output a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。d0。d48。b01001000:key2[5:0]=639。 839。d9。b00101000:key2[5:0]=639。 839。d5。b00011000:key2[5:0]=639。 839。d1。 default:key1[5:0]=639。d32。b01000100:key1[5:0]=639。 839。d8。b00100100:key1[5:0]=639。 839。d4。b00010100:key1[5:0]=639。 839。 reg[5:0] key1,key2。 endmodule 東華理工大學畢業(yè)（設計）論文 附 錄 31 附錄 2 行列式鍵盤程序 module keypad(clksy,x,y,key)。d49) begin count4[5:0]=639。d0。 cin2=139。 clksy=~clksy。d0。d1。 always (posedge clk66MHz) if(count1[9:0]==1039。 reg[7:0] count2。 input clk66MHz。他們細心指導我的學習與研究，在此，我要向諸位老師深深地鞠上一躬。這就要我們多思考多對比，多總結和參考相關的參考資料，認真的投入到設計中。 本設計實現(xiàn)了 FPGA 的“外設”功能，但是似乎卻并不“通用”， 本設計中，小數(shù)點僅僅起到一個跟隨秒閃爍的功能， EDA 技術的發(fā)展， HDL 語言的強大不僅僅是制作一個帶鍵盤的時鐘，當為了實現(xiàn)更多的功能，小數(shù)點的移動十分的必要，下面簡要敘述下其設計思想： 例：使用鍵盤輸入一組帶小數(shù)點的數(shù)據(jù)，要求液晶實時顯示輸入數(shù)據(jù) 設計思想：定義一個默認為 0 的寄存器，代表小數(shù)點的 位置為最低位，當檢測到鍵盤小數(shù)點輸入時，觸發(fā)一個模塊，當再次檢測到數(shù)字輸入時，該寄存器自加一。 東華理工大學畢業(yè)（設計）論文 結 論 25 結 論 本設計實現(xiàn)了設計任務要求的大部分功能，設計要求實現(xiàn)的時鐘，鍵盤，閃爍，顯示等功能都已完成，仿真結果也令我十分滿意，雖然仿真結果中存在不少抖動現(xiàn)象，但經(jīng)過觀察，抖動的時間很短，并且在各時鐘的上升沿和下降沿時沒有抖動（同 節(jié)鍵盤去抖原理），并且 LED顯示部分的仿真結果不存在抖動，如果將程序寫入 FPGA開發(fā)板，將不存在由抖動帶來的任何負面作用。 圖 48 修改仿真 5）確認鍵仿真，如圖 49。 東華理工大學畢業(yè)（設計）論文 第 4 章 程序仿真 22 頂層模塊程序仿真 1）時鐘仿真，如圖 45。 圖 42 行列式鍵盤程序仿真 東華理工大學畢業(yè)（設計）論文 第 4 章 程序仿真 21 在上圖中，一共模擬了 3 次按鍵， 對照圖 23 和圖 24： 第一次按下 x3,y3 鍵，即 ← 鍵，輸出 key[4]=1，即 key[5:0]=16。 圖 41 分頻器模擬仿真 設在單位時間內： clk50MHz 的上升沿的次數(shù)為 N， clksy 取反次數(shù)為 Nsy，計數(shù)器 1 的分頻比為 p1，計數(shù)器 2 的分頻比為 p2，計數(shù)器 3 的分頻比為 p3，計數(shù)器 4 的分頻比為 p4，則 Nsy=N/（ p1*p2），代入模擬仿真數(shù)據(jù)，得 Nsy=N/2，若在 4 個 clk50MHz的時間內， clksy 取反 2 次，即一個周期，所以 clksy 與 clk50MHz 的頻率比為 1： 4，與模擬仿真結果吻合。d249)→if(count3[7:0]==839。d999)→if(count1[9:0]==1039。 assign hour[7:4]=ss5?(clkss?sum[23:20]:439。 assign min[7:4]=ss3?(clkss?sum[15:12]:439。 assign sec[7:4]=ss1?(clkss?sum[7:4]:439。 endcase end else {ss0,ss1,ss2,ss3,ss4,ss5}=639。 5:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 3:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 1:{ss0,ss1,ss2,ss3,ss4,ss5}=639。d1。 else if(sum[19:16]==439。 else sum[23:20]=key[3:0]?key[3:0]:sum[23:20]。 else sum[19:16]=key[3:0]?key[3:0]:sum[19:16]。 cinmin=0。 end else begin sum[15:12]=sum[15:12]+439。 if(sum[15:12]==439。 else sum[15:12]=key[3:0]?key[3:0]:sum[15:12]。 else sum[11:8]=key[3:0]?key[3:0]:sum[11:8]。 cinsec=0。 end else begin sum[7:4]=sum[7:4]+439。 if(sum[7:4]==439。 else sum[7:4]=key[3:0]?key[3:0]:sum[7:4]。 //零鍵位的識別 else sum[3:0]=key[3:0]?key[3:0]:sum[3:0]。 seccin=0。d0。 //如果 flag 等于 5 ， flag 值不變 else flag1=flag1+339。d1。d48) sel=sel+139。 reg seccin,cinsec,cinmin,ss0,ss1,ss2,ss3,ss4,ss5。 reg[2:0] flag1,sumsec。 程序如下： module clock(clkss,key,sec,min,hour)。程序接下來會判斷 sel 的值，如果為 1 則進入修改狀態(tài)，為零則進入計時狀態(tài)。 //顯示數(shù)字 9 default:{a,b,c,d,e,f,g}=739。b1111111。d7:{a,b,c,d,e,f,g}=739。 //顯示數(shù)字 5 439。b0110011。d3:{a,b,c,d,e,f,g}=739。 //顯示數(shù)字 1 439。b1111110。D5=1。D3=1。D1=1。bzzzz。 if(flag==6) flag=0。 reg[3:0] temp。 input[3:0] num0,num1,num2,num3,num4,num5。分時使用顯示器驅動電路。d0。d48。b01001000:key2[5:0]=639。 //鍵位 0 839。d9。b00101000:key2[5:0]=639。 //鍵位 6 839。d5。b00011000:key2[5:0]=639。 //鍵位 2 839。d1。 default:key1[5:0]=639。d32。b01000100:key1[5:0]=639。 839。d8。b00100100:key1[5:0]=639。 839。d4。b00010100:key1[5:0]=639。 839。 reg[5:0] key1,key2。 程序如下： module keypad(clksy,x,y,key)。利用 250Hz 信號掃描 X 軸和 Y 軸電位信號，當某根 X 連接線和 Y 連接線同時為低電平時有效。d0。 clk=~clk。d0。 //clksy=250Hz cin2=139。 //進位信號 1 清零 end always (posedge clk66MHz) if(count2[7:0]==839。 //產(chǎn)生進位信號 1 end else begin count1[9:0]=count1[9:0]+1039。d999) begin count1[9:0]=1039。 reg[7:0] count3。 output clk,clkss,clksy。如果寄存器 3 等于 249，則寄存器 3 清零， clk 取反，根據(jù)以上 結果可得 clk 每秒取反 2 次，即可得 clk=1Hz。整數(shù)分頻器的實現(xiàn)非常簡單，可采用標準的計數(shù)器，也可以采用可編程邏輯器件設計實現(xiàn)。 東華理工大學畢業(yè)（設計）論文 第 3 章 系統(tǒng)程序設計 8 第三章 系統(tǒng)程序設計 分 頻器程序設計 在現(xiàn)代電子系統(tǒng)中，數(shù)字系統(tǒng)所占的比例越來越大。 4）數(shù)據(jù)修改模塊 設計思路：當 sel 為 1 時，進入修改 狀態(tài)，檢測 flag 的值， flag 的值分別對應各將被修改的數(shù)據(jù)，如圖 26。 1） 時鐘模塊 設計思路：定義一個長度為 24 位的時鐘顯示緩存寄存器，每 4 位用 BCD 碼來分別顯示時分秒的個位，十位，每當 1 秒周期則秒個位加一，當秒個位為 9 時則 清零，秒十位加一，當秒為 59 時清零，分加一，同理當分為 59，秒為 59 時，分、秒清零，時加一，同理當時為 23，分為 59，秒為 59 時，時分秒清零。 3）相關知識 共陰 數(shù)碼管如右圖 25 所示：每一條線分別對應一個管腳，當管腳為 ?1?時，這條線為亮，當管腳設置為 ?0?時，這條線不亮。此時應采用數(shù)碼管顯示， 但是當用七段數(shù)碼顯示器顯示的位數(shù)較多時（如顯示 8 位） BCD 碼十進制數(shù)），為了節(jié)省硬件開支，常用動態(tài)顯示方法，即對各 LED 數(shù)碼管循環(huán)掃描。 圖 23 鍵盤示意圖 鍵盤需要響應迅速，所以采用了 250Hz信號，輸入由 X1， X2， X3， X4； Y1,Y2,Y3,Y4八根縱橫交錯的連接線組成，當某根 X 連接線和 Y 連接線同時為低電平時有效，例如當 X3， Y2 為低電平時，識別為 “0”鍵，將輸出相應信號供主程序識別。 如圖 22 所示。 2） 輸出：六位 7 段數(shù)碼管。 Quartus 平臺與Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應商的開發(fā)工具相兼容。工程師使用同樣的低價位工具對 Stratix FPGA 進行功能驗證和原型設計，又可以設計HardCopy Stratix 器件用于批量成品。 93C46為 SPI接口的串行 E2PROM， 93C46存儲空間為 128字節(jié)。 電源部分包括 1片 ， 1片 1片 ， 供 5V直流電源作為 ， 輸入電源和 LCD1602 供電電源。 復位電路由一個復位按鍵和一片復位芯片組成，復位芯片為 IMP812T， IMP812T輸出高電平有效的復位脈沖，脈沖寬度為 140ms。 核心器件包括 FPGA芯片 Altera EP1C3T100和 PLCC封裝的單片機 STC89LE52。 FA130 的 EDA 開發(fā)實例包括 VHDL 和 Verilog兩個版本， FA130 的 51 單片機開發(fā)實例包括匯編和 C 語言兩個版本。聯(lián)華眾科 FPGA 開發(fā)板FA130 核心器件為 Altera Cyclone 系列的 EP1C3，配置芯片為 EPCS1， FA130 上可以運行 SOPC Builder 制作的簡單的工程。而頂層文件時鐘模塊則將輸入輸出部分聯(lián)結起來，實現(xiàn)時鐘發(fā)生，顯示緩存，數(shù)據(jù)修改，移位，滅零等功能。 keyboard functions: application of 4 * 4 determinant keyboard, numbers 09 can be directly imported。 此程序通過下載到 FPGA 芯片后 ,可應用于實際的數(shù)字鐘顯示中。其外設電路作為芯片與外界輸入方式之一，是十分具有研究價值的。 FPGA 器件不斷增加新的模塊，功能越來越強大，基 于 FPGA 的外設電路也順應形勢，不斷升級。 關鍵字 ：行列式鍵盤、 LED 顯示器、時鐘、 Verilog HDL。 LED dynamic scanning display and blinking, shift, such as antizero function, highlights the hardware description language as a good readability, easy to understand the advantages of portability, and Altera Quartus Ⅱ through the pletion of