【正文】 老師平易近人、學識淵博，不厭其煩的指導和幫助我解決設計中遇到的疑難，使我得以順利完成畢業(yè)設計。 END IF。 A2: PROCESS(clk,s4) BEGIN IF clk39。s2(14 DOWNTO 0))(11111111amp。 ELSE s4=(39。amp。 IF (Din(10)=39。00000000。SIGNAL s2 : SIGNED (14 DOWNTO 0)。 Din : IN SIGNED (10 DOWNTO 0)。乘239電路設計：LIBRARY ieee。 THEN Dout=s4。 END PROCESS。s1(16 downto 0))+(11111amp。s3(11 DOWNTO 0))。039。039。 s2=Dinamp。SIGNAL s3 : SIGNED (11 DOWNTO 0)。 Dout : OUT SIGNED (17 DOWNTO 0))。USE 。 END IF。 A2: PROCESS(clk,s4) BEGIN IF clk39。s2(13 DOWNTO 0))(1111amp。 ELSE s4=(39。amp。 IF (Din(10)=39。000。SIGNAL s4 : SIGNED (16 DOWNTO 0)。END mult54。USE 。 END PROCESS。EVENT AND clk=39。s4(11 DOWNTO 0))。amp。s3(13 DOWNTO 0))+(000000amp。039。039。 s3=Dinamp。BEGIN A1:PROCESS(Din,s1,s2,s3,s4) BEGIN s1=Dinamp。SIGNAL s2 : SIGNED (15 DOWNTO 0)。 Din : IN SIGNED (10 DOWNTO 0)。乘106電路設計：LIBRARY ieee。 THEN Dout=s4。 END PROCESS。s1(16 downto 0))+(111amp。s3(13 DOWNTO 0))。039。000。000000。SIGNAL s2 : SIGNED (14 DOWNTO 0)。 Din : IN SIGNED (10 DOWNTO 0)。參 考 文 獻[1]：清華大學出版社. 323—369[2]劉凌，：—79[3]：—255[4]：—103[5]潘松，：—270[6]吳繼華， FPGA／CPLD設計(基礎篇).北京：—95附　　　　錄附錄Ａ　FIR原理圖附錄Ｂ　代碼乘88電路設計程序：LIBRARY ieee。 END PROCESS。EVENT AND clk=39。s2(10 DOWNTO 0))。 ELSE s3=(39。039。 s2=Din。SIGNAL s2 : SIGNED (10 DOWNTO 0)。 Din : IN SIGNED (10 DOWNTO 0)。乘31電路設計：LIBRARY ieee。算法：其中帶負號數(shù)先乘去負號的整數(shù)部分，在后面的求和中做減法運算。END sub1065417。139。039。END sub1065417。ENTITY sub1065417 isPORT(clk : in STD_LOGIC。END sub318817。139。039。ARCHITECTURE sub318817 of sub318817 ISSIGNAL s1: signed(17 downto 0):=(Din1(15)amp。 Din1 :in signed (15 downto 0)。 31和88的減法器設計：LIBRARY ieee。仿真結果如圖16所示：圖16 18位19位相加產(chǎn)生20位數(shù)仿真結果 減法器模塊實現(xiàn)零值減去兩個有符號數(shù)的減法運算。b)。139。 s:OUT SIGNED(19 DOWNTO 0))。USE 。 END PROCESS。)THEN s=(a(9)amp。END SUM101011。USE 。在本設計中共有8個兩個10位有符號數(shù)相加產(chǎn)生一個11位有符號數(shù)的加法器、一個18位和19位有符號數(shù)相加產(chǎn)生20位有符號數(shù)的加法器、一個兩個20位有符號數(shù)相加產(chǎn)生一個21位有符號數(shù)的加法器、一個兩個19位有符號數(shù)相加產(chǎn)生一個20位有符號位數(shù)的加法器、一個20位和21位有符號數(shù)相加產(chǎn)生22位有符號數(shù)的加法器，以及一個20位和22位有符號數(shù)相加產(chǎn)生23位有符號數(shù)的加法器電路。 END PROCESS。EVENT AND clk=39。)THEN q=(OTHERS=39。LIBRARY ieee。在本設計中用D觸發(fā)器組成寄存器，實現(xiàn)寄存功能。圖7 幅頻響應圖8 相頻響應圖9 沖激響應圖10 所設計濾波器沖激系數(shù)計算的結果可通過File下拉菜單中的Export命令取出，點擊Export打開Export對話框（如圖11），點擊OK按鈕可將濾波器系數(shù)數(shù)據(jù)存放到當前工作空間，并以Num命名。采用窗函數(shù)設計時，通帶截止頻率處的幅值衰減固定為6db，所以不必定義。它的具體選項由Response Type選項和Design Metho選項決定。Filter Order（濾波器階數(shù)）選項，定義濾波器的階數(shù)，包括Specify order（指定階數(shù)）和Minimum order（最小階數(shù)）。本次設計在該選項中選擇Lowpass選項。 Analysis Tool窗口（如圖5所示），在該工具的幫助下。并且FIR濾波器很容易獲得嚴格的線性相位特性，避免被處理信號產(chǎn)生相位失真。 直接型有限沖激響應濾波器的一種直接型實現(xiàn)，如圖4所示。 分布式分布式算法是一種以實現(xiàn)乘加運算為目的的運算方法。利用線性相位有限沖激響應濾波器的對稱（或反對稱）性質(zhì)，可以將傳輸函數(shù)的直接型實現(xiàn)所需的乘法器總量減少一半。有限沖激響應濾波器的一種直接型實現(xiàn)，可由式（2）生成，M=5的情況如圖1所示。它的另一個突出的優(yōu)點是在滿足一定的對稱條件時，可以實現(xiàn)嚴格的線性相位。(5)FIR也有利于對數(shù)字信號的處理，便于編程，用于計算的時延也小，這對實時的信號處理很重要。 FIR濾波器特點有限沖激響應（FIR）數(shù)字濾波器和無限沖激響應（IIR）數(shù)字濾波器廣泛應用于數(shù)字信號處理系統(tǒng)中。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，并且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。　 Quartus IIQuartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。一些FPGA可以讓設備的一部分重新編輯而其他部分繼續(xù)正常運行。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻復雜的多。 CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結構。另外一種方法是用CPLD（復雜可編程邏輯器件）。 FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，而且消耗更多的電能。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。而且，通過改變階數(shù)和查找表中的系數(shù)，還可以將此設計靈活地運用于實現(xiàn)高通、低通和帶阻濾波器，可移植性較好。但DSP芯片是基于哈佛體系結構的,它的順序處理方式限制了數(shù)據(jù)的處理速度和吞吐量。3）、只包含實數(shù)算法，不涉及復數(shù)算法，不需要遞推運算。在數(shù)字信號處理中,FIR數(shù)字濾波器是最常用的單元之一。由于電子計算機技術和大規(guī)模集成電路的發(fā)展，數(shù)字濾波器已可用計算機軟件實現(xiàn)，也可用大規(guī)模集成數(shù)字硬件實時實現(xiàn)。2．以FIR數(shù)字濾波器的基本理論為依據(jù)，使用分布式算法為濾波器的硬件實現(xiàn)算法，并對其進行了詳細的討論。 本科畢業(yè)設計基于VHDL的FIR濾波器設計學院名稱工程學院 專業(yè)名稱電子信息工程論文提交日期2012年5月