【正文】 end architecture a。 end if。)。event and clkin1=39。)。對脈沖計(jì)數(shù) begin process(clkin1,res) begin if res=39。039。被分頻時(shí)鐘信號輸入 clkout:out std_logic。 use 。 32 end process。 anjian_out=39。 anjian_out=39。 anjian_out=39。039。 begin if clk_200hz39。 signal clk_200hz:std_logic。類屬參數(shù)定義，修改 n的值可實(shí)現(xiàn) 2*n 分頻 port ( 31 clkin1:in std_logic。按鍵信號輸出 clkin:in std_logic。 use 。 end process。 when 8 = led0=B1111111。 when 4 = led0=B0110011。 xianshiled0:process(leda0) 分?jǐn)?shù)的個(gè)位上 30 的數(shù)字顯示進(jìn)程 begin case leda0 is when 0 = led0=B1111110。 when 9 = led1=B1111011。 when 5 = led1=B1011011。 when 1 = led1=B0110000。 leda1=jishu_shi。 else null。 end if。 else if jishu_ge=0 then jishu_ge:=9。 if add11 then add1:=2。 else jishu_ge:=jishu_ge+1。 else if jishu_ge=9 then jishu_ge:=0。event and clkin=39。 feng_ming_qi=laba_maichong。 if qingling_out=39。 variable add:integer range 0 to 4。 jianfenoutq=jianfen_out。 jiafen0: qudou port map 去抖元件例化語句1，加分按鍵去抖 (anjian_in=jiafen, anjian_out=jiafen_out, 27 clkin=clkin, res=res )。使蜂鳴器響應(yīng)的內(nèi)部脈沖信號 signal guancha_200hzq:std_logic。 signal jiafen_out:std_logic。 26 res:in std_logic )。 end ponent。 architecture c of jifenban is ponent qudou is 去抖元件定義 port(anjian_in:in std_logic。兩位記分板分?jǐn)?shù)的十位顯示七段數(shù)碼管 led0:out std_logic_vector(6 downto 0)。 clkin:in std_logic。 entity jifenban is port(jiafen:in std_logic。 在此，我由衷的祝愿：母校的明天更加美好！ 25 附錄 （ 1）頂層程序： library ieee。最后，感謝我的父母，是他們含辛茹苦的把握撫養(yǎng)成人，我一定不辜負(fù)他們的期望。h. EDA Positive Change[J]. Communication Methods and Measures,(4),237250. 24 致謝 至此，論文的設(shè)計(jì)算是接近尾聲了，四年的大學(xué)生涯也即將結(jié)束。 （ 2） 學(xué)會了利用 EDA開發(fā)工具 MAX+Plus II結(jié)合硬件描述語言 VHDL進(jìn)行電子線路的設(shè)計(jì)。這兩家公司擁有的專利加起來共有超過 6000 項(xiàng)，并且這種壟斷的趨勢繼續(xù)在上升?，F(xiàn)今，三足鼎立之勢已在半導(dǎo)體市場悄然 形成，他們分別是 FPGA， ASIC和 ASSP。當(dāng)上升沿到來時(shí)只需判斷 add 的值即可，若 add 大于 1 則說明在該按鍵按下時(shí)，分?jǐn)?shù)已經(jīng)變化了，就保持其值，直到下一次按鍵按下。很顯然這樣的設(shè)計(jì)就是去了實(shí)用的價(jià)值。這樣就出現(xiàn)一個(gè)問題，如果按鍵持續(xù)的時(shí)間大于檢測脈沖，那么在這段時(shí)間內(nèi)肯定包含多個(gè)上升沿，這就導(dǎo)致在這些上升沿到來時(shí)分時(shí)就會發(fā)生多次變化。當(dāng)減分按鍵按下時(shí)，數(shù)碼管的變化與加分按鍵按下時(shí)變化相反，直至分?jǐn)?shù)為 0。 圖 43 頂層程序編譯界面 然后依照圖 到圖 的步驟新建一個(gè)波形圖文件，添加需要觀察的端口，設(shè)置好相關(guān)參數(shù)后保存，之后開始仿真。 這三個(gè)元件例化語句是加分、減分、分?jǐn)?shù)清零三個(gè)按鍵調(diào)用去抖模塊，為分?jǐn)?shù)顯示提供正確的鍵值。 該元件例化語句是掃描按鍵狀態(tài)的脈沖調(diào)用分頻模塊，產(chǎn)生的脈沖供去抖模塊使用以得出正確的鍵值。 PORT(端口名表 )。 clkout:out std_logic。 res:in std_logic )。所謂元件例化語句就是首先把一 個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體包裝成一個(gè)元件，然后在其他設(shè)計(jì)實(shí)體中調(diào)用該元件連接電路 [16]。 圖 316 數(shù)碼管顯示時(shí)序圖 4 系統(tǒng)組態(tài)及調(diào)試 系統(tǒng)組態(tài) 系統(tǒng)綜合模塊圖如圖 所示，左邊是信號輸入引腳，從上到下依次是加分按鍵、減分按鍵、復(fù)位按鍵和清零按鍵；右邊是信號輸出 引腳，從上至下依次是加分和減分按鍵信號觀察引腳、十位數(shù)數(shù)碼管驅(qū)動總線端口、個(gè)位數(shù)數(shù)碼管驅(qū)動總線端口、蜂鳴器驅(qū)動端口、按鍵掃描脈沖觀察端口。 end process。 when 8 = led0=B1111111。 when 4 = led0=B0110011。 xianshiled0:process(leda0) begin 16 case leda0 is when 0 = led0=B1111110。 when 9 = led1=B1111011。 when 5 = led1=B1011011。 when 1 = led1=B0110000。 數(shù)碼管 實(shí)際上是由七個(gè)發(fā)光管組成 8字形構(gòu)成的，加上小數(shù)點(diǎn)就是 8段， 分別由字母 a,b,c,d,e,f,g,dp來表示 。這樣做的目的是防止程序產(chǎn)生錯(cuò)誤的判斷從而導(dǎo)致發(fā)出指令出現(xiàn)錯(cuò)誤。再者，之所以該信號使用的是 2 分頻，目的是為了方便觀察。當(dāng) count 的值達(dá)到 2 時(shí)，在 clk_200hz 的第三個(gè)脈沖上升沿到來時(shí)，若鍵值仍為 0，則說明當(dāng)前按鈕按下的時(shí)間已過了 10ms,確實(shí)有鍵按下，并非抖動，則令去抖模塊的輸出為低電 14 平 ,否則將 count 清零并使輸出為高電平。 end process。 anjian_out=39。039。 then if anjian_in=39。 variable count1:integer range 0 to 1。反之則認(rèn)為是抖動，程序不做任何處理，繼續(xù)掃描按鍵狀態(tài)。 有兩種方式來消除按鈕的抖動，即硬件去抖和軟件去抖 。按鈕的抖動會讓 CPU 無法判斷按鈕是否確實(shí)按下，從而產(chǎn)生一系列的誤動作。 圖 311 仿真啟動界面 圖 312 仿真時(shí)序圖 12 從圖 312 中可以直觀地看出這是一個(gè)二分頻的分頻器，每當(dāng) clkin 的上升沿到來時(shí)， clkout 的電平都會發(fā)生反轉(zhuǎn)，另外，當(dāng)復(fù)位信號 res 有效時(shí)， clkout 的電平立即復(fù)位 [11]。 11 圖 310 波形設(shè)置窗口 如圖 311 所示，選擇 File 菜單中的 Simulator 選項(xiàng)，彈出右邊的編譯窗口，單擊 Start 開始仿真，完成后點(diǎn)擊 Open SCF 選項(xiàng)。 圖 38 波形文件觀察界面 單擊鼠標(biāo)右鍵，選擇倒數(shù)第二項(xiàng)，出現(xiàn)圖 39的窗口，然后點(diǎn)擊“ List”按鈕，左邊窗口出現(xiàn)程序中的全部端口，需要觀 察哪個(gè)就選中該端口，在點(diǎn)擊“ =”將其移動到右邊窗口。 圖 34 分頻器程序編輯界面 9 圖 35 工程設(shè)置 然后就可以對寫好的程序進(jìn)行編譯，點(diǎn)擊 MAX plus II 中的 Compiler 選項(xiàng)，出現(xiàn)編譯窗口，再點(diǎn)擊 OK 就可對程序進(jìn)行編譯?！笔蛊錉顟B(tài)反轉(zhuǎn)，再將其值賦給 clkout。 end architecture a。 end if。)。event and clkin1=39。)。 begin process(clkin1,res) begin if res=39。039。 clkin是外部時(shí)鐘源的輸入端口， clkout 是分頻后的信號輸出端口， res 是復(fù)位按鍵信號輸入。 clkout:out std_logic。 庫是存儲和放置可編譯設(shè)計(jì)單元的地方，程序包包含的資源主要有：常數(shù)說明、數(shù)據(jù)類型說明、元件語句定義、子程序定義和其他說明。 use 。注意：文件名與實(shí)體名應(yīng)一致！ 圖 32 文 件類型選擇菜單 圖 33 文本編輯界面 7 文件保存成功后，就開始在此界面編輯 VHDL 程序，如圖 34 所示。 （ 2） 程序設(shè)計(jì) 首先，打開程序，進(jìn)入 MAX+Plus II 的開發(fā)環(huán)境，然后點(diǎn)擊 File 菜單出現(xiàn)下拉菜單，如圖 31。結(jié)構(gòu)原理圖如圖 21所示： 5 圖 21 系統(tǒng)結(jié)構(gòu)框圖 如圖 21，外部時(shí)鐘源由于其頻率太高，不能直接用于 FPGA 內(nèi)部的各功能模塊所以需 要對其進(jìn)行分頻；按鍵信號由于具有抖動性，所以要對其進(jìn)行去抖才能將信號送入 FPGA 中的模塊進(jìn)行使用；譯碼模塊是驅(qū)動數(shù)碼管顯示的模塊。 記分板系統(tǒng)的設(shè)計(jì) （ 1） 系統(tǒng)的功能 兩位分?jǐn)?shù) 0099 顯示、加分、 減分。在這種環(huán)境驅(qū)使下， VHDL 和 Verilog HDL 語言從中脫穎而出，先后成為 IEEE 標(biāo)準(zhǔn) [6]。利用硬件描述語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從頂層到底層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng) [5]。 （ 2）與結(jié)構(gòu)無關(guān) Max+plusⅡ 系統(tǒng)的核心編譯器支持阿爾特拉公司的 FLEX10K、 FLEX8000、FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件 ，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程 邏輯設(shè)計(jì) 環(huán)境。 2 系統(tǒng)方案的擬定 E