【正文】 由于 f1和 f2 的周期不同，若假設(shè) f1=2f2，且基帶信號(hào)電平 “1”，對(duì)應(yīng)著載波 f1，基帶信號(hào)電平“0”對(duì)應(yīng)載波 f2，則圖中計(jì)數(shù)器以 f1 為時(shí)鐘信號(hào)，上升沿計(jì)數(shù)，基帶信號(hào)“1”碼元對(duì)應(yīng)計(jì)數(shù)個(gè)數(shù)為載波 f1 的周期，基帶信號(hào)碼元“0”對(duì)應(yīng)計(jì)數(shù)個(gè)數(shù)為載波 f2 的周期。end process。then y=f1。process(clk,x)beginif clk39。q2=q2+1。039。elsif q2=0 then f2=39。139。end if。 else f1=39。q1=q1+1。039。begin第 35 頁(yè)，共 54 頁(yè)process(clk)beginif clk39。調(diào)制信號(hào)end fskt。entity fskt isport(clk :in std_logic。FSK 調(diào)制的電路圖如圖 48 所示圖 48（a）FSK 調(diào)制電路的 VHDL 建模電路clk 分頻器1start基帶信號(hào)載波 f載波 f1分頻器1二選一選通開關(guān) 調(diào)制信號(hào)數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 34 頁(yè)，共 54 頁(yè)圖 48（b）FSK 調(diào)制的邏輯電路圖2. 2FSK 調(diào)制的程序library ieee。 基于 VHDL 語(yǔ)言實(shí)現(xiàn) 2FSK 調(diào)制與解調(diào)第 33 頁(yè)，共 54 頁(yè) 2FSK 調(diào)制的實(shí)現(xiàn)1. FSK 的建模思想FSK 調(diào)制的方框圖如圖 47 所示FPGA圖 47 FSK 調(diào)制方框圖FSK 調(diào)制的核心部分包括分頻器，二選一選通開關(guān)等。由圖還可以看出，當(dāng)輸入 X 為 1101 時(shí)，并且基帶碼長(zhǎng)等于載波的 6 個(gè)周期，Y 輸出的頻帶信號(hào)在輸入 1 時(shí)為高電平，其頻率與 CLK 時(shí)鐘一樣，包含了 6 個(gè)周期，并且調(diào)制信號(hào) Y 滯后于輸入基帶信號(hào) X 的一個(gè) CLK 時(shí)間，在 X 輸入為 0 時(shí)，輸出 Y 也為 0，這驗(yàn)證了 2ASK 調(diào)制的原理。then m=m+1；計(jì) xx 信號(hào)的脈沖個(gè)數(shù)end if。end if。m 計(jì)數(shù)器清零elsif q=10 then if m=3 then y=39。 end if。039。beginprocess(clk)beginif clk39?；鶐盘?hào)end askj。entity askj isport(clk :in std_logic。 2ASK 解調(diào)電路如圖 44 所示圖 44(a) 2ASK 解調(diào)電路的 VHDL 建模電路寄存器 XX第 29 頁(yè)，共 54 頁(yè)圖 44（b）2ASK 解調(diào)邏輯電路圖2. 2ASK 解調(diào)的程序library ieee。（2）解調(diào)器的建模設(shè)計(jì)解調(diào)器包括分頻器、計(jì)數(shù)器、寄存器和判決器等。y=x and f。q=q+1。039。 elsif q=1 then f=39。載波信號(hào)beginprocess(clk)beginif clk39?；鶐盘?hào) y :out std_logic)。use 。（2）采用鍵控法進(jìn)行調(diào)制第 25 頁(yè)，共 54 頁(yè)數(shù)字基帶信號(hào)作為鍵控信號(hào)控制與門來(lái)完成 2ASK 調(diào)制。那么在具體硬件實(shí)現(xiàn)時(shí)，要采用哪種方式就需要配置來(lái)實(shí)現(xiàn)。各種 VHDL 編譯系統(tǒng)都包含了多個(gè)標(biāo)準(zhǔn)程序包，如 STD_LOGIC1164 和STANDARD 程序包。庫(kù)和程序包就是使設(shè)計(jì)者共享已經(jīng)編譯過(guò)的設(shè)計(jì)成果。結(jié)構(gòu)描述方式只表示元件（模塊）和元件（模塊）之間的互聯(lián)，就像網(wǎng)表一樣。這種描述方式將數(shù)據(jù)看成從設(shè)計(jì)的輸入端到輸出端，通過(guò)并行語(yǔ)句表示這些數(shù)據(jù)的變化，即對(duì)信號(hào)到信號(hào)的數(shù)據(jù)流動(dòng)的路徑和形式進(jìn)行描述。包括：① 行為描述方式對(duì)設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度最高類似于高級(jí)編程語(yǔ)言，無(wú)需的電路的具體結(jié)構(gòu)。（2）結(jié)構(gòu)體結(jié)構(gòu)體（Architecture）用于描述實(shí)體所代表的系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。在 VHDL 中，將一個(gè)可以完成特定獨(dú)立功能的設(shè)計(jì)稱為設(shè)計(jì)實(shí)體（Design entity）。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。（4） VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)采用 VHDL 語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延時(shí)這樣可以準(zhǔn)確地建立硬件電路的模型。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。1993 年，IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡(jiǎn)稱93 版）。3. Quartus Ⅱ設(shè)計(jì)流程 典型的 Quartus Ⅱ設(shè)計(jì)流程如圖 32 所示： 編程配置適配時(shí)序分析與仿真時(shí)序滿足要求設(shè)計(jì)輸入分析綜合功能仿真設(shè)計(jì)正確數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 20 頁(yè)，共 54 頁(yè) 圖 32 Quartus Ⅱ設(shè)計(jì)流程圖 VHDL 語(yǔ)言基礎(chǔ)1. 什么是 VHDL 語(yǔ)言VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。MAX3000A 和 MAX7000 設(shè)計(jì)者現(xiàn)在可以使用Quartus II 設(shè)計(jì)軟件中才有的所有強(qiáng)大的功能。 Logic Lock 設(shè)計(jì)流程把整個(gè)模塊的放置交由設(shè)計(jì)者控制，如果必要的話，可以采用輔助平面布置。命令等圖標(biāo)。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估 Hard Copy Stratix 器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。Quartus II design 是唯一一個(gè)包括以 timing closure 和 基于塊的設(shè)計(jì)流為基本特征的programmable logic device (PLD)的軟件。⑩ 支持工業(yè)級(jí)溫度。Cyclone 器件為在 FPGA 上實(shí)現(xiàn)低成本數(shù)字信號(hào)處理系統(tǒng)提供了理想餓平臺(tái)⑨ 自動(dòng)循環(huán)冗余碼校驗(yàn)。⑦ 熱插拔和上電順序。Cyclone PLL 具有多種高級(jí)功能，如頻率合成、可編程相移、可編程延遲和外部時(shí)鐘輸出。④ 支持 LVDS I/O。② 外部存儲(chǔ)器接口。 Cyclone 系列 FPGA 綜合考慮了邏輯器、存儲(chǔ)器、鎖相環(huán)（PLL）和高級(jí) I/O 接口。新的市場(chǎng)發(fā)展趨勢(shì)，如世界標(biāo)準(zhǔn)、平臺(tái)融合、交互性以及技術(shù)改進(jìn)等，不斷的推動(dòng)可對(duì)高性價(jià)比方案的需求。4 Cyclone 系列 FPGA（1）概述Cyclone 系列 FPGA 是目前 ASIC 應(yīng)用餓低成本應(yīng)用方案?？梢哉f(shuō)，F(xiàn)PGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。（2）FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于 ASIC 的芯片上。一個(gè)出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。以硬件描述語(yǔ)言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。在解調(diào)的過(guò)程中，由于載波的相位模糊性的影響，使得解調(diào)出的相對(duì)碼也可能是“1”和“0”的倒置，但經(jīng)差分譯碼（碼反變換）得到的絕對(duì)碼不會(huì)發(fā)生任何倒置的現(xiàn)象，從而解決了相位模糊問題。也就是說(shuō)，2DPSK 信號(hào)的相位并不直接代表基帶信號(hào)，而前后碼元的相對(duì)相位差才確定唯一的信息符號(hào)。所以 2CPSK 難以實(shí)用。對(duì)于 2CPSK 調(diào)制的原理圖和 2ASK 信號(hào)產(chǎn)生的方法相比較，只是對(duì) s(t)的要求不同，在 2ASK 中 s(t)是單極性的，而在 2CPSK 中 s(t)是雙極性的基帶信號(hào)。相干解??1調(diào)和非相干解調(diào)法的原理圖分別如圖 36 和 37 所示低通濾波器相乘器低通濾波器相乘器BPFBPF抽樣判決器振蕩器 ??1 選通開關(guān)反相器選通開關(guān)振蕩器 ??2相加器振蕩器 選通開關(guān)反相器選通開關(guān)振蕩器第 9 頁(yè)，共 54 頁(yè)輸入 定時(shí)脈沖 輸出圖 36 用相干解調(diào)法實(shí)現(xiàn) 2FSK 的解調(diào)原理框圖輸入 定時(shí)脈沖 輸出圖 37 用非相干解調(diào)法實(shí)現(xiàn) 2FSK 的解調(diào)原理框圖 2CPSK 的調(diào)制與解調(diào)1. CPSK 調(diào)制的原理相移鍵控是利用載波的相位變化來(lái)傳輸數(shù)字信息的，而振幅和頻率保持不變。 （稱為連續(xù)相位的 FSK） ，而鍵控法產(chǎn)生的 2FSK 信號(hào)，是由電子開關(guān)在兩個(gè)獨(dú)立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。在頻移鍵控中 和 不攜帶 ???? ???? ???? ????數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)第 8 頁(yè)，共 54 頁(yè)任何信息，通常為零。與模擬信號(hào)的接收系統(tǒng)相比，這里增加了一個(gè)“抽樣判決器方框” ，這對(duì)于提高數(shù)字信號(hào)的接收性能是很有必要的。非相干解調(diào)是解調(diào)方法的一種，是相對(duì)相干解調(diào)而言的，非相干解調(diào)是通信原理中的一種重要的解調(diào)方法，無(wú)論在模擬系統(tǒng)和數(shù)字系統(tǒng)中都非常重要。解調(diào)的方式分為相干解調(diào)和非相干解調(diào):（1）相干解調(diào)相干解調(diào)（Coherent Demodulation）所謂相干，泛泛地說(shuō)就是相互干擾，相干解調(diào)是指利用乘法器，輸入一路與載頻相干（同頻同相）的參考信號(hào)與載頻相乘。經(jīng)過(guò)調(diào)制的信號(hào)通過(guò)電話載波傳送到另一臺(tái)計(jì)算機(jī)之前，也要經(jīng)由接收方的 Modem 負(fù)責(zé)把模擬信號(hào)還原為計(jì)算機(jī)能識(shí)別的數(shù)字信號(hào)，這個(gè)過(guò)程我們稱“ 解調(diào)” ，也稱 A/D 轉(zhuǎn)換。該過(guò)程稱為調(diào)制解調(diào)計(jì)算機(jī)內(nèi)的信息是由“0”和 “1”組成數(shù)字信號(hào)，而在電話線上傳遞的卻只能是模擬電信號(hào)（模擬信號(hào)為連續(xù)的，數(shù)字信號(hào)為間斷的） 。該信號(hào)稱為已調(diào)信號(hào)，而基帶信號(hào)稱為調(diào)制信號(hào)。在設(shè)計(jì)基于 VHDL 的數(shù)字頻帶系統(tǒng)的基礎(chǔ)上，深入的了解關(guān)于 FPGA 可編程邏輯電路的運(yùn)用，能夠自己獨(dú)立運(yùn)用 VHDL 設(shè)計(jì)一些在日常生活中和通信、電子技術(shù)的一些常用的數(shù)字電路模型。EDA 技術(shù)主要應(yīng)用于輔助設(shè)計(jì)三方面的工作：IC 技術(shù)、PCB 設(shè)計(jì)、電子電路系統(tǒng)設(shè)計(jì)，將硬件設(shè)計(jì)軟件化，使之在電子系統(tǒng)設(shè)計(jì)中能過(guò)突破一些技術(shù)瓶頸，加速了通信系統(tǒng)的設(shè)計(jì)速率，提高了產(chǎn)品的性價(jià)比。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL language第 1 頁(yè)，共 54 頁(yè)1 緒論 設(shè)計(jì)的意義與背景隨著當(dāng)今電子信息技術(shù)的快速發(fā)展，現(xiàn)代計(jì)算機(jī)技術(shù)與微電子技術(shù)的結(jié)合越來(lái)越緊密，而利用高層次的 VHDL/Verilog 語(yǔ)言等硬件描述語(yǔ)言對(duì)于現(xiàn)場(chǎng)課編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）進(jìn)行設(shè)計(jì)，使之成為集成電路（ASIC），這很大程度上縮短了設(shè)計(jì)的開發(fā)周期和開發(fā)的成本。2PSK。 2FSK carrier wave signal varies with baseband signal’s frequency。在 VHDL 程序經(jīng)過(guò)分析當(dāng)前文件檢查語(yǔ)法錯(cuò)誤、分析與編譯、分析與綜合、適配后，完成全程編譯。解調(diào)是接收端將在已調(diào)信號(hào)從高頻載波上搬移下來(lái)，還原成為基帶信號(hào)。數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)通過(guò)對(duì)于 2ASK、2FSK、2PSK、DPSK調(diào)制解調(diào)的 VHDL 語(yǔ)言的設(shè)計(jì)，運(yùn)用 Quartus Ⅱ 軟件進(jìn)行編譯和仿真，程序經(jīng)過(guò)編譯和仿真完全正確后將程序燒入單片機(jī)中，在硬件上實(shí)現(xiàn)2ASK、2FSK、2PSK、DPSK 調(diào)制解調(diào)的功能。完成對(duì)于數(shù)字頻帶系統(tǒng)的建模與設(shè)計(jì)?；?VHDL 語(yǔ)言實(shí)現(xiàn) 2ASK、2FSK、2PSK、DPSK 調(diào)制解調(diào)?？梢赃M(jìn)行時(shí)序仿真，在 Quartus Ⅱ中可以清楚的分析仿真的波形，根具 2ASK、2FSK、2PSK、DPSK 調(diào)制解調(diào)的原理，分析波形的正確性。 2PSK carrier wave signal varies with the phase of baseband signal。DPSK。VHDL 等設(shè)計(jì)語(yǔ)言的出現(xiàn)和 ASIC 的應(yīng)用極大地促進(jìn)了現(xiàn)代通信技術(shù)的發(fā)展，尤其是對(duì)數(shù)字通信系統(tǒng)的 ASIC 芯片的研究有重要的實(shí)踐意義。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。EDA 技術(shù)在電子設(shè)計(jì)數(shù)字系統(tǒng)中有廣泛的應(yīng)用，是當(dāng)今集成電子電路數(shù)字系統(tǒng)設(shè)計(jì)中的排頭兵，隨著現(xiàn)代社會(huì)對(duì)信息化和數(shù)字化的迫切需求，EDA 技術(shù)必然會(huì)進(jìn)入一個(gè)快速飛躍的階段。 第 3 頁(yè)，共 54 頁(yè)2 數(shù)字調(diào)制與解調(diào)的原理 數(shù)字調(diào)制與解調(diào)概述調(diào)制是指將各種數(shù)字基帶信號(hào)轉(zhuǎn)換成適于信道傳輸?shù)臄?shù)字調(diào)制信號(hào)(已調(diào)信號(hào)或頻帶信號(hào)) ，解調(diào)是在接收端將收到的數(shù)字頻帶信號(hào)還原成數(shù)字基帶信號(hào)。調(diào)制可以通過(guò)使高頻載波隨信號(hào)幅度的變化而改變載波的幅度、相位或者頻