【正文】 同時，我要感謝信電學院的各位領(lǐng)導和老師，感謝你們給我們提供了良好的、舒適的學習、工作環(huán)境；感謝自動化專業(yè)的全體老師，在四年中給予我的教育和培養(yǎng)；感謝我的同學們，在日常的生活學習中對我的幫助和支持。我即將開始新的征程，不論以后的歲月有多么滄桑，我始終都會把你們的教導牢記于心，發(fā)揚山東科技大學的優(yōu)良傳統(tǒng)。 現(xiàn)場調(diào)試現(xiàn)場調(diào)試的目的是檢驗程序及硬件是否滿足設(shè)計的要求，也是本次設(shè)計的最后內(nèi)容。 本次設(shè)計采用Verilog HDL硬件描述語言編程設(shè)計。我們對調(diào)頻引腳datadatadata3賦值，使這三個引腳從000~111之間變化，并觀察仿真結(jié)果。 調(diào)頻模塊的仿真 滯后模塊的仿真 在此模塊的仿真中給CLKCLK4時鐘信號，但二者之間必須滿足CLK4的頻率是CLK3頻率的兩倍關(guān)系。步驟如下： （1）打開波形編輯器 （2）設(shè)置仿真時間區(qū)域 （3）存盤波形文件 （4）輸入節(jié)點信號 （5）編輯輸入波形 （6）啟動仿真器 （7）觀察仿真結(jié)果 分頻模塊的仿真 。 Quartus軟件設(shè)計流程Quartus ： II軟件設(shè)計流程 仿真分析仿真就是對設(shè)計項目進行一項全面徹底的測試，以確保設(shè)計項目的功能和時序特性，以及最后的硬件器件的功能與原設(shè)計相吻合?！　ax plus II 作為Altera的上一代PLD設(shè)計軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。Quartus II設(shè)計工具完全支持VHDL、Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。這些因素促使設(shè)計人員采用高水準的設(shè)計工具，如硬件描述語言來進行設(shè)計。未了滿足設(shè)計性能指標，工程師需要花費幾天或更長的時間進行艱苦的手工布線。根據(jù)這種對應(yīng)關(guān)系，我們可以找出另外一種對照波形，這種波形的特征是：在次波形的上升沿使CLK3=OUT2，而在下降沿使CLK3=~OUT2。 圖 CLK3與CLK4的輸出波形由此程序所產(chǎn)生的RTL電路如下所示： 由此程序所產(chǎn)生的原理圖如下所示： 滯后模塊程序設(shè)計 次模塊的主要作用是把CLK3的輸出波形滯后90176。另一個引腳是復位引腳RST，作用和分頻模塊一樣。為了實現(xiàn)頻率的可調(diào)節(jié)，我們引入三個外部引腳，通過給外部引腳置不同的電平，就可以模擬外界的變化，從而實現(xiàn)輸出脈沖的可調(diào)節(jié)。 本模塊共有三個引腳，一個是晶振時鐘輸入引腳即CLK引腳，一個是復位輸入引腳即RST引腳，再者是輸出引腳即CLK2引腳。但這兩種語言也在不斷地完善，因此，Verilog HDL作為學習HDL設(shè)計方法的入門和基礎(chǔ)是比較合適的。但是Verilog HDL和VHDL又各有其自己的特點。除以上之外，還有兩排接插件，用以引出MAX IIEPM570T144芯片的所有引腳。 JTAG端口 排針接口在本次的設(shè)計中共用了兩個接插件，是兩個雙排（一排30針）的接插件，其作用是把MAX IIEPM570T144芯片的輸入、輸出及CLK引腳與外界的電路進行連接，以便于觀察輸出的波形。具有JTAG口的芯片都有如下JTAG引腳定義：　　TCK——測試時鐘輸入；　　TDI——測試數(shù)據(jù)輸入，數(shù)據(jù)通過TDI輸入JTAG口；　　TDO——測試數(shù)據(jù)輸出，數(shù)據(jù)通過TDO從JTAG口輸出；　　TMS——測試模式選擇，TMS用來設(shè)置JTAG口處于某種特定的測試模式。測試訪問口）通過專用的JTAG測試工具對進行內(nèi)部節(jié)點進行測試。聯(lián)合測試行動小組)是一種國際標準測試協(xié)議（IEEE ），主要用于芯片內(nèi)部測試。USB供電電流：是+5V的電流，USB協(xié)議規(guī)定最大值為500mA。 時鐘電路 電源電路本次設(shè)計采用USB供電，USB提供的是+5的電壓，而MAX IIEPM570T144芯片需要的是+3的電壓，因此在電路中還需要接一穩(wěn)壓源芯片。電腦中的系統(tǒng)時鐘就是一個典型的頻率相當精確和穩(wěn)定的脈沖信號發(fā)生器。 5運動控制卡電路的設(shè)計 時鐘電路在本次設(shè)計中采用的是48MHz的晶振，由晶振產(chǎn)生的脈沖來作為MAX IIEPM570T144芯片的時鐘。本設(shè)計采用USB提供電壓，因為MAX ，因此需要接穩(wěn)壓器。 核心部分CPLD利用Verilog HDL語言來完成，其他部分利用外圍電路來實現(xiàn)。其核心模塊為CPLD芯片，內(nèi)部有分頻器、調(diào)頻器、滯后器三個模塊。 提供強有力的文件讀寫能力。 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用?！　　　?Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控和顯示。 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。P L I是允許外部函數(shù)訪問Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合?！　　　?Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型?！　　　?基本邏輯門，例如a n d、o r和n a n d等都內(nèi)置在語言中。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似于C語言的風格。因其結(jié)構(gòu)化的特點又使它具有以下功能：（1）提供了一整套完整的組合型原語；（2）提供了雙向通道和電阻器件的原語；（3）可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述及其復雜的大型設(shè)計。也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型?；締卧獛炫c布線延遲模型由熟悉本廠工藝的工程師提供，再由EDA廠商的工程師編入相應(yīng)的處理程序，而邏輯電路設(shè)計師只需用一文件說明所用的工藝器件和約束條件，EDA工具就會自動地根據(jù)這一文件選擇相應(yīng)的庫和模型進行準確的處理，從而大大提高設(shè)計效率。 ，模塊設(shè)計流程主要有兩大主要功能部分組成。在高層次上往往需要編寫一些行為級的模塊，通過仿真加以驗證，其主要目的是對系統(tǒng)性能的總體考慮和各模塊的指標分配，并非具體電路的實現(xiàn)，因而綜合及其以后的步驟往往不需進行。在這個設(shè)計樹上，節(jié)點對應(yīng)著該層次上基本單元的行為描述，樹枝對應(yīng)著基本單元的結(jié)構(gòu)分解。在設(shè)計過程中的任意層次，硬件至少有一種描述形式。對于設(shè)計開發(fā)整機電子產(chǎn)品的單位和個人來說，新產(chǎn)品的開發(fā)總是從系統(tǒng)級設(shè)計入手，進行方案的總體論證、功能描述、任務(wù)和指標的分配。利用層次化、結(jié)構(gòu)化的設(shè)計方法，一個完整的硬件設(shè)計任務(wù)首先由總工程師劃分為若干個可操作的模塊，編制出相應(yīng)的模型，通過仿真加以驗證后，再把這些模塊分配給下一層的設(shè)計師?！　?993年，幾乎所有ASIC廠商都開始支持Verilog HDL，并且認為Verilog HDLXL是最好的仿真器。　　隨著Verilog HDLXL的成功，Verilog HDL語言得到迅速發(fā)展。 Verilog HDL的發(fā)展歷史1981年Gateway Automation(GDA)硬件描述語言公司成立。1989年CADENCE公司收購了GDA公司，使得Verilog HDL成為了該公司的獨家專利。 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀80年代中期開發(fā)出來的。 MAX II器件提供的密度范圍從240到2210個邏輯單元，最多達272個用戶I/O管腳。C( 結(jié)溫 ) ，用于各種工業(yè)和其他對溫度敏感的領(lǐng)域。 ：MAX II 器件支持多種單端 I/O 接口標準，例如 LVTTL 、 LVCMOS 和 PCI 。 即使在最苛刻的環(huán)境，MAX IIZ CPLD器件也可以使成為便攜式應(yīng)用。 Altera CPLD 能夠幫助您提高性能，同時降低功耗。在高密度應(yīng)用環(huán)境下，基于查找表（LUT）的LAB和行、列布線模式具有更高的裸片尺寸/成本效率。MAX II CPLD 特性簡介： ：基于極具突破性的新型CPLD架構(gòu)，MAX174。 MAX II系列CPLDMAX II 器件屬于非易失、瞬時接通可編程邏輯系列，采用了業(yè)界突破性的 CPLD 體系結(jié)構(gòu)。 Altera和Xilinx分別推出了類似于PAL結(jié)構(gòu)的擴展型 CPLD(Complex Programmab1e Logic Dvice)和與標準門陣列類似的FPGA(Field Programmable Gate Array)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點。 在PAL的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。這一階段的產(chǎn)品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯)， PAL由一個可編程的“與”平面和一個固定的“或”平面構(gòu)成，或門的輸．出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。 2CPLD介紹 CPLD發(fā)展歷程數(shù)字集成電路本身在不斷地進行更新?lián)Q代。 另外，CPLD器件的選擇也是一個關(guān)鍵。其中各個模塊用Verilog HDL語言設(shè)計，然后用原理圖設(shè)計法把各個模塊組合起來，形成整個系統(tǒng)模塊。在高端應(yīng)用上，對于控制的實時性要求會是一個新趨勢，串行式的通信技術(shù)加上DSP的運動控制，程序運動控制的技術(shù)將可以讓用戶在精密機械的控制中，提升控制精度與效能，縮短往復運動的周期時間，進而增加機器設(shè)備的生產(chǎn)產(chǎn)能。盡管目前國內(nèi)已有一些較高的檔的運動控制卡，但是與國外的運動控制卡相比還存在一定的差距，主要的缺陷有： 1)不支持目前比較先進的NURBS樣條曲線插補控制，運壓NURBS曲線插補可以進行三次以上的軌跡運算，從而提高運動的速度和精度。 除固高公司外，還有其他眾多公司開發(fā)生產(chǎn)的運動控制器，如深圳雷賽公司、摩信公司以及成都步進電機公司等。直至近年，固高科技（深圳）有限公司成立，這是國內(nèi)（大陸地區(qū)）較早專業(yè)開發(fā)、生產(chǎn)開放式運動控制器產(chǎn)品的公司，并且目前已有一系列的運動控制器，如基于計算機標準總線運動控制器GT系列等，填補了國內(nèi)相關(guān)行業(yè)的多項空白。早在“八五”期間，國內(nèi)一些研究單位為實現(xiàn)特殊的需要，并從開發(fā)的難度、成本的高低等方面考慮，采用“PC機+運動控制卡”的方式，構(gòu)建適合于需要的運動控制系統(tǒng)。此外，他們大多都提供了共有1~6軸控制等不同規(guī)格的控制板以適應(yīng)不同要求的情況。這幾種系統(tǒng)都以實現(xiàn)了功能強大的開放化和柔性，其產(chǎn)品本身具有功能強大的開放式配套軟件，這些軟件提供給用戶非常多的功能，用戶可在短期內(nèi)方便的通過二次開發(fā)出自己的產(chǎn)品，所以這種系統(tǒng)受到用戶的歡迎。著名的哈伯特望遠鏡面就是由PMAC系列軸卡系統(tǒng)來控制研磨的。利用DSP強大的運算功能實現(xiàn)1到8軸多拍實時伺服控制。在美國，開放式運動控制器被譽為新一代的工業(yè)控制器，已經(jīng)有超過200多家公司從事運動控制器軟硬件產(chǎn)品的研發(fā)制造，運動控制器產(chǎn)品的年銷售額已超過20億美元，占有世界運動控制器市場份額80%以上，最著名的運動控制器制造商有Delta Tau、Galil、Aerotech、Tech80等，美國還專門成立了運動控制器工程師協(xié)會（AIME），由此不難看出運動控制器系統(tǒng)的重要性。 國內(nèi)外研究的現(xiàn)狀早期的運動控制卡主要是針對數(shù)控等行業(yè)的專用控制器，可以獨立完成運動控制功能、工藝技術(shù)要求的其它功能，并且無需另外的處理器和操作系統(tǒng)支持。在一些控制較為復雜、要求有人機對話的場合已經(jīng)有了廣泛的應(yīng)用。近年來，隨著工業(yè)PC機的快速發(fā)展，可靠性大為提高，軟、硬件功能越來越成熟，而價格卻大幅度降低，以工業(yè)PC機為核心的控制系統(tǒng)能夠充分利用計算機技術(shù)發(fā)展的現(xiàn)有成果，柔性強，功能完善，因而這種系統(tǒng)在工業(yè)控制領(lǐng)域越來越廣泛地應(yīng)用。運動控制卡都配有開放的函數(shù)庫供用戶在DOS或Windows系統(tǒng)平臺下自行開發(fā)、構(gòu)造所需的控制系統(tǒng)。圖表整潔，布局合理，文字注釋必須使用工程字書寫，不準用徒手畫3）畢業(yè)論文須用A4單面打印，論文50頁以上的雙面打印4）圖表應(yīng)繪制于無格子的頁面上5）軟件工程類課題應(yīng)有程序清單，并提供電子文檔1）設(shè)計（論文）2）附件：按照任務(wù)書、開題報告、外文譯文、譯文原文（復印件）次序裝訂目錄1 緒 論 1 選題的背景和意義 1 選題的背景 1 國內(nèi)外研究的現(xiàn)狀 3 應(yīng)用及發(fā)展趨勢 8 研究的基本內(nèi)容 9 CPLD的設(shè)計 9 外圍電路的設(shè)計 102CPLD介紹 11 CPLD發(fā)展歷程 11 MAX II系列CPLD 133 Verilog HDL介紹 16 Verilog HDL的發(fā)展歷史 17 Verilog HDL的設(shè)計流程 18 自頂向下設(shè)計的基本概念 18 層次管理的基本概念 19 具體模塊的設(shè)計編譯和仿真過程 20 對應(yīng)具體工藝器件的優(yōu)化、映像和布局布線 22 Verilog HDL的基本語法 22 244總體設(shè)計思路 28 28 29 295運動控制卡電路的設(shè)計 30 時鐘電路 30 電源電路 31 32 排針接口 34