【正文】 畢業(yè)設(shè)計(jì)完成之際，大學(xué)生活即將結(jié)束，回首往事，感慨萬千！四年光陰瞬息而逝，難免有些感傷，但更多的是美好的回憶。本論文是在周彥良老師的精心指導(dǎo)下完成的，無論是在程序設(shè)計(jì)階段還是在論文寫作過程中，周老師都給予了我很大的支持與幫助。這兩種方案可以用于不同要求的應(yīng)用領(lǐng)域，具有較大的靈活性。本文利用ModelSim對DES加密算法程序進(jìn)行了仿真，得到的仿真波形初步驗(yàn)證了DES加密功能的正確性。然而這樣的語句雖然可讀性很強(qiáng)，但綜合的效率往往不高，占用資源過多，速度也比較低，使S盒成為系統(tǒng)速度的瓶頸。(2) S盒的優(yōu)化S盒的設(shè)計(jì)是DES算法的關(guān)鍵部分， S盒設(shè)計(jì)的優(yōu)劣將影響整個(gè)算法的性能。同時(shí)，由于每一輪子密鑰產(chǎn)生的時(shí)間并不相同，會給DES密碼的迭代運(yùn)算帶來很多不必要的麻煩。本文通過子密鑰的簡化和S盒的優(yōu)化來改進(jìn)傳統(tǒng)的流水線結(jié)構(gòu)，實(shí)現(xiàn)一個(gè)占用資源少、加密速度快的加密系統(tǒng)。這樣，從第一個(gè)數(shù)據(jù)塊開始加密起，每一個(gè)時(shí)鐘周期延時(shí)都會有一個(gè)數(shù)據(jù)塊進(jìn)行加密，經(jīng)16個(gè)時(shí)鐘周期延時(shí)后，得到最終的密文。但是，一個(gè)時(shí)鐘周期只能進(jìn)行一輪加密運(yùn)算，要完成整個(gè)加密過程要花費(fèi)16個(gè)時(shí)鐘周期，從而在速度性能上大打折扣。16輪變換結(jié)束之后，ready_o會變?yōu)楦唠娖剑@時(shí)整個(gè)模塊的輸出data_o才為有效數(shù)據(jù)。 expanRSig=(L_i^f)。 s1_o產(chǎn)生邏輯 …… s8_o=(KER[5:0])。 decrypt=(decrypt_i)。 …… expandedR[1]=R_i_var[0]。 R_o=(next_R)。always(posedge clk or negedge reset) begin L_o、R_o、Key_o產(chǎn)生邏輯 if(!reset) begin L_o=(0)。本模塊調(diào)用了密鑰生成模塊，它的輸出除了左半信號和右半信號，還有密鑰信號。其中擴(kuò)展器的工作原理如下。 desround 模塊設(shè)計(jì)desround模塊執(zhí)行DES算法中的一輪非線性變換。對于S代換部件的實(shí)現(xiàn)，主要有兩種方法：查表法，邏輯電路法。l 如果S部件兩個(gè)輸入僅有1位的差異，則其輸出必須至少有2位不同。S代換部件是一個(gè)十分復(fù)雜的非線性函數(shù)，正是經(jīng)過它的非線性變換才使明文實(shí)現(xiàn)了較好的混亂（confusion），達(dá)到加解密效果，從而具有較強(qiáng)的安全性。new_key=( new_key_var)。new_key_var[44]= non_perm_key_var[32]。 ……non_perm_key=（non_perm_key_var）。 non_perm_key_var[55:28]= semi_key。 prev0= semi_key[26]。 semi_key= perv_key_var[27:0]。 prev0= semi_key[27]。non_perm_key_var=0。密鑰產(chǎn)生模塊key_gen如圖44所示。加密時(shí)的內(nèi)容是將C 和D中的內(nèi)容分別向左移動1至2位得到的，而且這種移位方式是按循環(huán)移位寄存器方式進(jìn)行的。其中每個(gè)字節(jié)的最末一位用奇偶校驗(yàn)，也就是只有56bit真正包含了密鑰信息。S1S2S3S4S5S6S7S8key_gendesround圖42 DES加密模塊總體框架本實(shí)例在對DES算法進(jìn)行建模時(shí)，將整個(gè)算法分為密鑰產(chǎn)生 模塊key_gen、S部件代換模塊（SSSSSSSS8）、DES的一輪變換模塊desround和頂層模塊des。即經(jīng)過縮小換位，從而得到了密鑰（48位）。下面給出子密鑰（48bit）的生成算法。SS8，分別見表45，表46。表41 DES算法置換規(guī)則58501234261810260524436282012462544638302214664564840322416857494133251791595143352719113615345372921135535547393123157即將輸入的第58位換到第1位，第50位換到第2位，…，依此類推，最后一位是原來的第7位L0、R0則是換位輸出后的兩部分，L0是輸出的左32位，R0是右32位，例：設(shè)置換前的輸入值為D1D2D3…D64，則經(jīng)過初始置換后的結(jié)果為：L0=D50…，D8；R0=D57D49，…D7。如Mode為加密，則用Key把數(shù)據(jù)Data進(jìn)行加密，生成Data的密碼形式（64位）作為DES的輸出結(jié)果。表38 最終置換40848165624643239747155523633138646145422623037545135321612936444125220602835343115119592734242105018582633141949175725 4 DES加密模塊設(shè)計(jì) DES加密算法介紹DES (Data Encryption Standard，數(shù)據(jù)加密標(biāo)準(zhǔn)），是由IBM公司研制的一種加密算法，1977年，美國國家標(biāo)準(zhǔn)局宣布把它作為非機(jī)要部門使用的的數(shù)據(jù)加密標(biāo)準(zhǔn)，隨著“三金”工程尤其是金卡工程的啟動，DES算法在POS、ATM、磁卡及智能卡（IC卡）、加油站、高速公路收費(fèi)站等領(lǐng)域被廣泛應(yīng)用，以此來實(shí)現(xiàn)關(guān)鍵數(shù)據(jù)的保密。這時(shí)，最初64位明文的大部分與P盒置換的結(jié)果進(jìn)行異或運(yùn)算，結(jié)果成為新的右明文，并通過交換將舊的右明文變成為新的左明文。P盒置換機(jī)制只是進(jìn)行簡單置換（即按P表指定把一位換成另一位，而不進(jìn)行擴(kuò)展的壓縮）。S盒替換密鑰變換（將密鑰從56位壓縮為48位）擴(kuò)展置換（將右明文從32位擴(kuò)展為48位）48位密鑰48位右明文XOR圖37 S盒替換第3步： S盒替換替換使用8個(gè)替換盒（substitution boxes）(也稱為S盒)，每個(gè)S盒有6位輸入和4位輸出。因此，擴(kuò)展置換實(shí)際上使用表36所示。同樣，第32個(gè)輸入位在第47個(gè)輸出位和第1個(gè)輸出位。2) 將上一步的每個(gè)4位塊擴(kuò)展為6位塊，即每個(gè)4位塊增加2位。由于密鑰變換要進(jìn)行置換和選擇56位中的48位，因此稱為壓縮置換(pression permutation)。表34顯示了每一輪移動的密鑰位數(shù)。這樣，每一輪有個(gè)56位密鑰。IP完成后，得到的64位置換文本塊分成兩半，各32位，左塊成左明文（LPT），右塊成右明文（RPT）。例如，它指出初始置換將原明文塊的第一位換成原明文塊的第58位，第2位換成原明文塊的第50位，等等，這只是把原明文塊進(jìn)行移位。4) 每個(gè)左明文與右明文經(jīng)過16輪加密過程，各有自己的密鑰。表31 放棄密鑰中的每個(gè)第8位12345678910111213141516171819202122232425262728293031323334353637383940414243444546474849505152535455565758596061626364 最初的64位密鑰密鑰丟棄過程得到56位密鑰圖32 密鑰丟棄過程下面介紹DES中主要步驟。實(shí)際上，最初的密鑰位64位，但在DES過程開始之前放棄密鑰的每個(gè)第八位，從而得到56位密鑰，即放棄第8，16，24，32，40，48，56和64位，如表31所示，陰影部分表示放棄的位。加密與解密使用相同的算法和密鑰，只是稍作改變。ModelSim分幾種不同的版本：SE、PE、LE和OEM，其中SE是最高級的版本，而集成在 Actel、Atmel、Altera、Xilinx以及Lattice等FPGA廠商設(shè)計(jì)工具中的均是其OEM版本。e) 本身生命期長。Verilog HDL的主要特點(diǎn)：a) 具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和門級三個(gè)不同層次的設(shè)計(jì)。因此，在設(shè)計(jì)早期系統(tǒng)功能時(shí)就具有可行性；設(shè)計(jì)層次較高，可用于較復(fù)雜的計(jì)算來解決現(xiàn)存的問題，從而縮短設(shè)計(jì)周期；Verilog HDL的設(shè)計(jì)不依賴于特定的器件的轉(zhuǎn)換；支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的邏輯綜合和優(yōu)化；并且Verilog HDL描述的設(shè)計(jì)可轉(zhuǎn)變成門級網(wǎng)表；Verilog HDL可用源代碼描述來進(jìn)行復(fù)雜電路控制設(shè)計(jì)，靈活性強(qiáng)，同時(shí)也便于設(shè)計(jì)結(jié)果的保存和重用。 Verilog HDL語言簡介Verilog HDL最初是美國國防部為其超高速集成電路研究計(jì)劃提出的硬件描述語言，目的是為了把電子電路的設(shè)計(jì)意義以文字或文件的方式保存下來，以便其他人能輕易地了解