【正文】 end // Display results initial $monitor($time, out=%b a=%b b=%b sel=%b, out, a, b, sel)。 5 b = 1。 // Apply stimulus initial begin a = 0。 end 時間單位末的概念 `timescale 1ns/1ns module testfixture。 10 $finish。 10 b = 0。 // 產(chǎn)生測試激勵信號 initial begin a = 0。 10 $stop。 10 b=0。 //引用多路器實例 mux2_m (out, a, b, sel)。 … .。 … 。 reg … 。 ㈡ 測試平臺的 HDL描述 HDL仿真器 將測試平臺中描述的激勵信號按照所定時間提供給被測電路。 模塊的測試 1測試平臺（ Test Bench） 在輸入端口加入測試信號，從輸出端口檢測其輸出結(jié)果是否正確 2通常將需要測試的對象稱之為 DUT（ Device Under Test） 3 測試模塊 要調(diào)用 DUT 包含用于測試的激勵信號源 能夠?qū)嵤敵鲂盘柕臋z測，并報告檢測的結(jié)果 測試平臺 測試平臺 是驗證對象電路的工作狀態(tài)是否正確的測試用模塊。 endmodule 全加器的門級描述 全加器的行為級描述 模塊 的 測試 需要有測試激勵信號輸入到被測模塊 需要記錄被測模塊的輸出信號 需要把用功能和行為描述的 Verilog模塊 轉(zhuǎn)換為門級電路互連的電路結(jié)構(gòu) （ 綜合 ） 。 notgate1( 1, sel)。 else out = b。 input a, b, sl。 output out。 注意 在實際的設(shè)計中，往往是多種設(shè)計模型的混 合。 ? assign? 語句 、 實例元件 和 ? always? 塊 描述的邏輯功能是同時執(zhí)行的，也就是 并發(fā) 的，如果把這三項寫到一個 VeriIog 模塊文件中去，它們的次序不會影響邏輯實現(xiàn)的功能。 // 連續(xù)賦值語句 endmodule 只要 A或 B上有事件發(fā)生，門實例語句即被執(zhí)行。 T3 = A amp。 always ( A or B or Cin ) //always語句 begin T1 = A amp。 reg T1, T2, T3。 module FA_Mix (A, B, Cin, Sum, Cout)。 最后兩個實例語句，實例 FA3和 FA4使用 位置關(guān)聯(lián)方式 將端口與線網(wǎng)關(guān)聯(lián)。 FA_Str FA4(FA[4], FB[4], FTemp[3], FSum[4], FCout)。 wire [ 1: 3] FTemp。 4位全加器可以使用 4個 1位全加器模塊描述 module FourBitFA (FA, FB, FCin, FSum, FCout )。代碼顯示了用純結(jié)構(gòu)的建模方式，其中xor 、 and、 or 是 Verilog HDL 內(nèi)置的門器件。 and A3 (T1, A, Cin)。 xor X1 (S1, A, B)。 模塊的結(jié)構(gòu)化描述 module FA_Str (A, B, Cin, Sum, Cout)。 結(jié)構(gòu)化的建模方式就是通過對電路結(jié)構(gòu)的描述來建 模，即通過對器件的調(diào)用（ HDL概念稱為例化），并 使用線網(wǎng)來連接各器件的描述方式。 always 語句從 0 時刻開始。 {Count， Sum}表示對位數(shù)的擴展，因為兩個 1bit 相加，和有兩位，低位放在Sum 變量中，進(jìn)位放在 Count 中。 output Sum,Cout。 B。 Cin。 reg Sum, Cout。 所有的 initial語句和 always語句在 0時刻并發(fā)執(zhí)行。 行為描述方式 行為方式的建模是指采用對信號行為級的描述（不是結(jié)構(gòu)級 的描述）的方法來建模， 在表示方面，類似數(shù)據(jù)流的建模方 式，但一般是把用 initial 塊語句或 always 塊語句描述的歸為行為 建模方式。 Cin。 assign 2 Sum = S1 ^ Cin。 24解碼器電路 數(shù)據(jù)流描述舉例 2 `timescale 1ns/100ps module FA_flow(A,B,Cin,Sum,Count) input A,B,Cin。 B amp。 assign 2 Z[2] = ~ (A amp。 EN) 。 assign 1 Bbar = ~ B。 input A, B, EN。如果沒有定義時延值 , 缺 省時延為 0。最基本的機制就是用連續(xù)賦值語句。 2) 行為方式 。 書寫語法建議 一個模塊用一個文件； 模塊名與文件名要同名； 一行一條語句。 D_FF d3 (d[ 3], clk, clr, q[ 3], qb[ 3])。每個實例都是模塊的一個完全的拷貝，相互獨立、并行。注意，每個實例都有自己的名字 (d0, d1, d2, d3)。 DFF d2 (d[ 2], clk, clr, q[ 2], qb[ 2])。 input [3: 0] d。 end Assign qb=~q。 input d,clk,clr。 nand n1(Q, S,Q_n)。從例子中可以看出整個Verilog HDL程序是嵌套在 module和 endmodule聲明語句里的，只出現(xiàn)了一個 assign語句。 output cout。 module(模塊 ) module能夠表示： 物理塊，如 IC或 ASIC單元 邏輯塊，如一個 CPU設(shè)計的 ALU部分 整個系統(tǒng) 每一個模塊的描述從關(guān)鍵詞 module開始，有一個 名稱 （如 SN74LS74，DFF， ALU等等），由關(guān)鍵詞 endmodule結(jié)束 。 3 對每個模塊都要進(jìn)行端口定義 ， 并說明輸入 、 輸出口 ， 然后 對模塊的功能進(jìn)行邏輯描述 ， 當(dāng)然對測試模塊 ， 可以沒有輸入 輸出口 4 Verilog HDL程序的書寫格式自由 ,一行可以寫幾個語句 ,一個 語句也可以分寫多行 。 邏輯功能描述部分如： assign d_out=d_en?din:’ bz。 模塊的端口定義部分：如上例： module addr（ a， b， cin， count， sum） ；