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2025-03-21 05:07 本頁(yè)面
【正文】 else q=d1。output q。b1001) begin I = 439。 end if(I == 439。 end if(I == 439。 end if(I == 439。 end if(I == 439。 end if(I == 439。reg[3:0] I。input en。else sub=da。input clk。 qn = ~d。 qn = 1。input d,clk,set,reset。 endcasechoice = 839。b01111010。b1100: data = 839。 439。b11110110。b1000: data = 839。 439。b10110110。b0100: data = 839。 439。b01100000。b0000: data = 839。output[6:0] choice, data。3. Reg型和wire型信號(hào)有什么本質(zhì)的區(qū)別？Reg型信號(hào)的初始值一般是什么？答：Reg型信號(hào)用于進(jìn)程語(yǔ)句中，并且其語(yǔ)句是順序語(yǔ)句；而wire型信號(hào)則用于模塊中，并且其語(yǔ)句是并發(fā)語(yǔ)句；Reg型信號(hào)的初始值一般為左邊值，即0。3. 兩個(gè)進(jìn)程之間是并行語(yǔ)句。 if (I439。b1000) begin s_out = d_in[1]。b0110) begin s_out = d_in[3]。b0100) begin s_out = d_in[5]。b0010) begin s_out = d_in[7]。b0000) begin s_out = d_in[9]。reg s_out。input clk。 //對(duì)其取反 dout[7]=x。reg [6:0]y。 input[7:0] din。qn = ~d。 //異步清0，低電平有效qn = 1。input d,clk,set,reset。q4=d+d1+cout。q2=b+b1+cout。output cout。三、改錯(cuò)（15分）//下述是一個(gè)實(shí)現(xiàn)四位數(shù)的BCD碼加法的程序module bcdadd(clk,a,b,c,d,a1,b1,c1,d1,q1,q2,q3,q4,cout)。而用always描述的語(yǔ)句我們一般稱(chēng)之為組合邏輯或時(shí)序邏輯，并且它們是屬于串行語(yǔ)句，即于語(yǔ)句的書(shū)寫(xiě)有關(guān)。七、編程（15分）用阻塞賦值方式編程實(shí)現(xiàn)二選一功能。b1000000。 439。b10011100。b1011: data = 839。 439。b11111110。b0111: data = 839。 439。b01100110。b0011: data = 839。 439。b11111100。 [6:0]reg count。3. 兩個(gè)進(jìn)程之間是 語(yǔ)句。六、編程 （14分）編程實(shí)現(xiàn)一個(gè)并行加載串行輸出的程序，輸入是一個(gè)8位的二進(jìn)制數(shù)。q4=d+d1+cout。q2=b+b1+cout。output cout。而用always描述的語(yǔ)句我們一般稱(chēng)之為 邏輯或 邏輯，并且它們是屬于 語(yǔ)句，即于語(yǔ)句的書(shū)寫(xiě) 。二○一○～二○一一學(xué)年 第二學(xué)期?。ˋ）卷課程名稱(chēng) Verilog硬件描述語(yǔ)言 適用專(zhuān)業(yè) 2008電信 考試方式 （閉）卷 考試時(shí)間 (120) 分鐘題 號(hào)一二 三四五六七總分得 分評(píng)卷人備注：所有試題答案必須全部寫(xiě)在試卷答題紙上，試題紙上答題無(wú)效。139。else=(Q1==439。end439。beginelseQ1iforassignCLK,EN,RST,LOAD,DATA。CNT10fa_c(a[3],b[3],carry[2])。fa_s(a[3],b[3],carry[2])。fa_c(a[2],b[2],carry[1])。fa_s(a[2],b[2],carry[1])。fa_c(a[1],b[1],carry[0])。fa_s(a[1],b[1],carry[0])。fa_c(a[0],b[0],ci)。assignci|aa,inputci。ab,inputoutput[3:0]a,b,ci。端口：A、B為加數(shù)，CIN為進(jìn)位輸入，S為和，COUT為進(jìn)位輸出7人投票表決器。五、程序注解（20分,每空1分）a)：阻塞（blocking)賦值方式并不是立刻完成的，而是在塊結(jié)束時(shí)才完成；(電子電氣工程師協(xié)會(huì)電子設(shè)計(jì)自動(dòng)化CPLDSOPC寄存器傳輸級(jí)DB(10分，每小題2分)==CPLD輸出端口：COUT：進(jìn)位輸出端，DOUT：計(jì)數(shù)輸出端。編寫(xiě)一個(gè)帶異步清零、異步置位的D觸發(fā)器。端口：A、B為加數(shù)，CI為進(jìn)位輸入，S為和，CO為進(jìn)位輸出四、VerilogHDL語(yǔ)言編程題（2小題10分，3小題20分）本程序的邏輯功能是：=elsea=i+1)0。sumareg[2:0]boutput,bAAA2.四、簡(jiǎn)答題（10分） ISP： LPM：CPLD：RTL：三、EDA名詞解釋?zhuān)?0分）B．a(chǎn)ssign語(yǔ)句signallC．B．State0D．①④⑥4.A．①③⑤③邏輯優(yōu)化D．④②B．①⑤⑤分配管腳①功能仿真__→CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入A．FPGA全稱(chēng)為復(fù)雜可編程邏輯器件；(10分，每小題2分)阻塞性賦值符號(hào)為完整的條件語(yǔ)句將產(chǎn)生和4.隨著EDA技術(shù)的不斷完善與成熟，的設(shè)計(jì)與實(shí)現(xiàn)。ASICb0。 Qout=139。 Qout=139。b0) begin NS=S2。 end else begin NS=S1。 end always (CS or Din) begin case(CS) S0:beign if(Din==139。reg[1:0] NS。b00,S1=239。input Din。 d_flop U1(Q[0],seri_in,clrb,clk), U2(Q[1],Q[0],clrb,clk), U3(Q[2],Q[1],clrb,clk), u4(Q[3],Q[2],clrb,clk)。 always (negedge clk) q=d。 input d,clr,clk。endmodule3. 試用verilog語(yǔ)言描述：圖示為一個(gè)4位移位寄存器，是由四個(gè)D觸發(fā)器（分別設(shè)為U1，U2，U3，U4）構(gòu)成的。output Z。 5 in2=1。 endinitial begin 15 in1=1 10 in1=
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