【導(dǎo)讀】隨著社會(huì)生產(chǎn)力的發(fā)展，各種電子新產(chǎn)品的開發(fā)速度越來越快?，F(xiàn)代計(jì)算機(jī)技術(shù)和微電子技術(shù)的進(jìn)一步發(fā)展和結(jié)合使得集成電路的設(shè)計(jì)出現(xiàn)了兩個(gè)分支。一個(gè)是傳統(tǒng)的更高集成度的集成電路的進(jìn)一步研究；另一個(gè)是利用高層次VHDL/VerilogHDL等硬件描述語言對(duì)新型器件CPLD/FPGA進(jìn)行專門設(shè)計(jì)，使之成為專用集成電路。VHDL作為一種標(biāo)準(zhǔn)化的硬件描述語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。與其它的HDL相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。就目前流行的EDA工具和VHDL綜合器而言，將基于抽象行為描述風(fēng)格的VHDL程序綜合為具體的FPGA和CPLD等目標(biāo)器件的網(wǎng)表文件己不成問題。VHDL和可編程邏輯器件的結(jié)合作為一種強(qiáng)有力的設(shè)計(jì)方式，將為設(shè)計(jì)者的產(chǎn)品上市帶來創(chuàng)紀(jì)錄的速度。長(zhǎng)期以來，人類進(jìn)行信息交互的基本方式不外乎語言、文字和圖像。以上是本人對(duì)這次設(shè)計(jì)的簡(jiǎn)要說明，從設(shè)計(jì)背景、意義、內(nèi)容等方面作了簡(jiǎn)要的介紹。具體說明請(qǐng)見論文正文。

　　

【正文】 s03：dff port map(s0(2),clk,s0(3))；bclk：clkb=not clk；add_b：process(clkb) begin if(rising_edge(clkb))then if(codeoutv=11)then if(firstv=0)then count1=0； firstv=1； s1(4)=s1(3)； s0(4)=s0(3)； else if(count1=0)then s1(4)=39。139。； s0(4)=39。039。； count1=0； else s1(4)=s1(3)； s0(4)=s0(3)； count1=0； end if； end if； elsif(codeoutv=01)then count1=count1+1； s1(4)=s1(3)； s0(4)=s0(3)； else s1(4)=s1(3)； s0(4)=s0(3)； count1=count1； end if； end if； end process add_b；codeoutb=s1(4)amp。s0(4)；output：process(clk) begin if(rising_edge(clk))then if((codeoutb=01)or(codeoutb=10))then if(flag1b=1)then codeout=01； flag1b=0； else codeout=11； flag1b=1； end if； elsif(codeoutb=11)then if(flag1b=1)then codeout=11； else codeout=01； end if； else codeout=00； flag1b=flag1b； end if； end if； end process output； end rtl； 編碼器模塊的時(shí)序仿真　其仿真波形如圖45所示。圖45 編碼器模塊仿真波形上述仿真結(jié)果中，輸出波形相對(duì)于輸入波形延時(shí)5個(gè)clk上升沿，第一個(gè)上升沿到來時(shí)，clr為高電平，輸出為“0”，所以codeout為“00”；第二個(gè)上升沿到來時(shí)，輸入為高電平，輸出為“+1”，所以codeout為“01”；第三到第六個(gè)上升沿，輸入為4連0，所以輸出為0、0、0、+V，所以codeout為00、00、00、01；第七個(gè)上升沿到來時(shí)，輸入為高電平，所以輸出為“1”，所以codeout為“11”；第八到第十一個(gè)上升沿，輸入為4連0，因?yàn)榇藭r(shí)兩個(gè)V之間有一個(gè)“1”，所以輸出為0、0、0、V，所以codeout為00、00、00、11；第十二和第十三個(gè)上升沿，輸入都是高電平，所以輸出為“+1”、“1”，所以codeout為“01”、“11”；第十四到第二十一個(gè)上升沿時(shí)，輸入為8連0，前4個(gè)0中的V與上一個(gè)V中有“+1”與“1”，所以輸出為+B、0、0、+V，所以codeout為000、00、01，后4個(gè)0中的V與上個(gè)V之間沒有1，所以輸出為B、0、0、V，所以codeout為100、00、11。仿真波形的最后輸出結(jié)果“codeout”并不是“+1”、“1”、“0”的多電平變化波形。它實(shí)際上是一組地址控制碼。為了實(shí)現(xiàn)真正意義上的HDB3碼輸出，即可用示波器觀察，還需要增加外圍電路，如前面介紹的CC4052數(shù)據(jù)選擇器等。用“codeout”輸出的地址碼控制數(shù)據(jù)選擇器來選擇“+1”、“1”和“0”三種電平。. HDB3編碼器的VHDL建模與程序設(shè)計(jì)（2）上一節(jié)介紹了實(shí)現(xiàn)HDB3編碼的一種VHDL建模方法，本節(jié)就插“V”和插“B”，介紹另一種實(shí)現(xiàn)HDB3編碼的VHDL建模方法，并給出對(duì)應(yīng)的程序設(shè)計(jì)和波形仿真。 設(shè)計(jì)模型 HDB3編碼器的整體模型如圖46所示。它包括了“1”碼的極性形成及插“V”、補(bǔ)“B”、輸出控制碼和外圍硬件電路CC4052數(shù)據(jù)選擇器等幾部分。 圖46 HDB3編碼器的整體模型(1) 插“V”模塊的實(shí)現(xiàn) 建模該模塊實(shí)現(xiàn)的功能其實(shí)不僅僅是插“V”及其極性，還包括“1”碼的極性形成。這是非常關(guān)鍵的一部分，尤其是“1”碼的極性判斷，它不僅關(guān)系到1碼本身的極性確定，更關(guān)系到下面補(bǔ)“B”的判斷。插“V”符號(hào)的設(shè)計(jì)思想很簡(jiǎn)單：首先判斷輸入的信碼是什么，如果輸入的是“0”碼，則接著判斷這是第幾個(gè)“0”碼，如果是第四個(gè)“0”碼，則把這一位碼元變換成為“V”碼。在其他條件情況下，讓原代碼照常輸出。 “1”碼及“V”碼的極性是這樣確定的：用兩個(gè)信號(hào)（flag1和flag0）分別標(biāo)識(shí)“V”的極性和非零碼（包括“1”和V）的極性。若flag1/flag0等于“0”，表示前一“V”/非“0”碼極性為負(fù)，若等于“1”則表示其極性為正。對(duì)于輸入的碼流檢測(cè)，可能出現(xiàn)兩種情況：第一種，若第一個(gè)四連0之前有“1”碼，第一個(gè)“1”碼的極性由非零碼的標(biāo)識(shí)位flag0的初始值確定，后邊“1”碼的極性隨之確定，第一個(gè)V的極性由前“1”碼的極性決定，由于V碼的極性是自行交替的，所以后面V碼的極性均可確定。第二種，若第一個(gè)四連0前沒有“1”碼，則第一個(gè)V碼的極性由它的標(biāo)識(shí)信號(hào)的初始值確定。后邊出現(xiàn)的“1”碼和V碼的極性均由第一個(gè)V的極性確定。輸出均由三位碼表示。圖47是實(shí)現(xiàn)插V功能的具體流程圖。其中：codeoutv表示插V后的碼元；t0記連0個(gè)數(shù)；flag0標(biāo)識(shí)前一非0碼的極性；flag1標(biāo)識(shí)前一V碼的極性；“010”表示－1；“110”表示＋1；“011”表示－V；“111”表示＋V；firstv表示第1個(gè)“V”碼[1]。 程序設(shè)計(jì)以下程序是完成HDB3編碼的程序中實(shí)現(xiàn)插V功能的部分程序。實(shí)現(xiàn)“1”碼單極性確定和插“V”功能beginadd_v:process(clk,clr) beginif clk39。event and clk=39。139。 then 時(shí)鐘上升沿識(shí)別信碼 if clr=39。139。 then 置位端低電平有效 codeoutv=000。 t0=0。 else case codein is 用case語句判別輸入的信碼 when 39。139。= 輸入1碼計(jì)數(shù)器置0 t0=0。 if(flag0=0) thencodeoutv=110。 1的極性由flag0的值確定 flag0=1。 else codeoutv=010。 flag0=0。 end if。 when 39。039。= 輸入信碼為0時(shí) if t0=3 THEN 檢測(cè)到四連0需要補(bǔ)V時(shí) if firstv=0 then 第一個(gè)V的極性確定 if flag0=0 then codeoutv=011。 flag1=0。 else codeoutv=111。 flag1=1。 這個(gè)程序設(shè)計(jì)了一個(gè)計(jì)數(shù)器（count0），用來作為應(yīng)該插“V”符號(hào)的標(biāo)志。在進(jìn)程（process）中，通過條件控制開關(guān)（case語句）完成插V功能。這里使用了一個(gè)技巧來實(shí)現(xiàn)流程的控制，即在選擇語句（case語句）中嵌套了條件判斷語句（if語句）來控制雙重條件判斷的執(zhí)行結(jié)果。 圖47 實(shí)現(xiàn)插“V”功能的流程圖 (2) 補(bǔ)B模塊的實(shí)現(xiàn) 建模根據(jù)HDB3的編碼規(guī)則，補(bǔ)“B”模塊的功能是保證附加V符號(hào)后的序列不破壞“極性交替反轉(zhuǎn)”造成的無直流特性，即當(dāng)相鄰V符號(hào)之間有偶數(shù)個(gè)非“0”符號(hào)的時(shí)候，把后一小段的第一個(gè)“0”變換成一個(gè)非破壞符號(hào)“B”符號(hào)。本設(shè)計(jì)中無需上述那么復(fù)雜的判斷，由上面插V后的輸出的碼流，我們無需檢測(cè)相鄰“V”碼之間非“0”符號(hào)的個(gè)數(shù)，就可以很輕而易舉地識(shí)別出需要加“B”的位置以及“B”的極性。根據(jù)HDB3的編碼原理，“V”的極性總是與前面非零碼的極性相同的，所以只需識(shí)別出“V”碼的極性是否與前面非“0”碼的極性相同。若相同，則不需要加“B”；若不同，則需要加“B”。“B”的極性與后面V的極性相同，也可以說與前面“1”碼的極性相同，都可確定“B”碼的極性。 程序中使用了元件例化語句用D觸發(fā)器連接組成移位寄存器。首先把經(jīng)插V處理過的信碼放入到移位寄存器里，在同步時(shí)鐘的作用下，同時(shí)進(jìn)行是否補(bǔ)“B”的判決，等到碼元從移位寄存器里出來的時(shí)候，若需要補(bǔ)B，則把－B/+B的表示碼直接賦值給移位寄存器的第四位；若不需補(bǔ)“B”，就直接把第三位的值傳到第四位輸出即可，照原碼輸出。圖48是補(bǔ)“B”模塊的詳細(xì)流程圖。 圖48 補(bǔ)“B”模塊流程圖注：程序中“0”由“000”表示；“B”由“001”表示；“+B”由“101”；“1”由“010”表示；“+1”由“110”表示；“V”由“011”表示；“+V”由“111”表示；flag2標(biāo)識(shí)前一“V”碼的極性；flag3標(biāo)識(shí)前一非零碼的極性。 程序設(shè)計(jì)以下程序是完成HDB3編碼的程序中實(shí)現(xiàn)補(bǔ)“B”功能的部分程序。實(shí)現(xiàn)補(bǔ)B功能s0(0)=codeoutv(0)。 把由補(bǔ)V模塊輸出的信碼賦值給移位寄存器的第一位 s1(0)=codeoutv(1)。 s2(0)=codeoutv(2)。ds21:dff port map(s2(0),clk,s2(1))。 用元件例化語句把由同步時(shí)鐘控制的四個(gè)D觸發(fā)器連接起來構(gòu)成四位移位寄存器ds11:dff port map(s1(0),clk,s1(1))?！　　　s01: dff port map (s0(0),clk,s0(1))?！　　　　s22: dff port map (s2(1),clk,s2(2))。 ds12: dff port map (s1(1),clk,s1(2))。ds02 dff port map (s0(1),clk,s0(2))。 ds23: dff port map (s2(2),clk,s2(3))。 ds13: dff port T map (s1(2),clk,s1(3))。 ds03: dff port map (s0(2),clk,s0(3))。 bclk:clkb= not clk 。 由于延時(shí)的存在，將時(shí)鐘反轉(zhuǎn)，保證上升沿觸發(fā) add_b:process(clkb) begin if clkb39。event and clkb=39。139。 thencase codeoutv 　is case語句實(shí)現(xiàn)多條件選擇輸入為＋1時(shí)，按原碼輸出 when110= flag3=1。 s2(4)=s2(3)。 s1(4)=s1(3)。 s0(4)=s0(3)。 when 010= 輸入為－1時(shí)，按原碼