【正文】 型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)，指令系統(tǒng)完備有更新擴(kuò)充。調(diào)試成功。文檔規(guī)范齊全。良好：完成模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)，指令系統(tǒng)指令種類豐富有一定的更新。調(diào)試成功。文檔規(guī)范齊全。中等：完成基本模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)，在老師指導(dǎo)下對(duì)指令系統(tǒng)有更新。調(diào)試成功。文檔規(guī)范齊全。及格：完成基本模型機(jī)的設(shè)計(jì)與實(shí)現(xiàn)。調(diào)試成功。文檔規(guī)范齊全。不及格：沒(méi)有課程設(shè)計(jì)報(bào)告，無(wú)故缺勤，不能完成調(diào)試者不及格。第三篇：計(jì)算機(jī)組成原理課程設(shè)計(jì)指導(dǎo)書(shū)計(jì)算機(jī)組成原理課程設(shè)計(jì)指導(dǎo)書(shū)基于EDA技術(shù)的單周期中央處理器的設(shè)計(jì)與實(shí)現(xiàn)適用專業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)網(wǎng)絡(luò)工程專業(yè)及相關(guān)專業(yè)教 研 室：計(jì)算機(jī)科學(xué)與技術(shù)教研室計(jì)算機(jī)科學(xué)與信息工程系2009 年12月 前言《計(jì)算機(jī)組成原理》是計(jì)算機(jī)與信息工程系的一門核心專業(yè)基礎(chǔ)課程。它從層次結(jié)構(gòu)的觀點(diǎn)和信息輸入、處理和輸出的順序講述計(jì)算機(jī)的結(jié)構(gòu)及工作原理，使學(xué)生掌握計(jì)算機(jī)常用的邏輯器件、部件的原理、參數(shù)及使用方法，學(xué)習(xí)計(jì)算機(jī)設(shè)計(jì)中的入門性知識(shí)，以及簡(jiǎn)單、完備的單臺(tái)計(jì)算機(jī)的基本組成原理，培養(yǎng)學(xué)生掌握硬件系統(tǒng)的分析、設(shè)計(jì)、開(kāi)發(fā)、使用和維護(hù)的能力。本課程設(shè)計(jì)主要任務(wù)是通過(guò)學(xué)習(xí)能夠使學(xué)生在已有的計(jì)算機(jī)知識(shí)的基礎(chǔ)上，對(duì)計(jì)算機(jī)組成有一個(gè)較全面、系統(tǒng)的了解，提高學(xué)生的計(jì)算機(jī)硬件基本知識(shí)和基本理論和實(shí)際操作的能力。特別是通過(guò)學(xué)生實(shí)踐，提高學(xué)生對(duì)計(jì)算機(jī)組成的認(rèn)識(shí)，維護(hù)和應(yīng)用技能。根據(jù)該課程的部件實(shí)驗(yàn)，完成一臺(tái)基于MIPS指令集的整機(jī)設(shè)計(jì)。實(shí)驗(yàn)的驗(yàn)收將分為兩個(gè)部分。第一部分是上機(jī)操作，包括檢查程序運(yùn)行和即時(shí)提問(wèn)。第二部分是提交書(shū)面的實(shí)驗(yàn)報(bào)告。此外，針對(duì)以前教學(xué)中出現(xiàn)的問(wèn)題，實(shí)驗(yàn)將采用每個(gè)實(shí)驗(yàn)逐個(gè)檢查方式，每個(gè)實(shí)驗(yàn)都將應(yīng)當(dāng)在規(guī)定的時(shí)間內(nèi)完成并檢查通過(guò)，過(guò)期視為未完成該實(shí)驗(yàn)，不計(jì)成績(jī)。以避免期末集中檢查方式產(chǎn)生的諸多不良問(wèn)題，希望同學(xué)們抓緊時(shí)間，合理安排，認(rèn)真完成。實(shí)驗(yàn)要求及評(píng)分標(biāo)準(zhǔn)一、實(shí)驗(yàn)要求：《計(jì)算機(jī)組成原理》的課程課程設(shè)計(jì)過(guò)程中，要求學(xué)生做到：預(yù)習(xí)課程設(shè)計(jì)指導(dǎo)書(shū)有關(guān)部分，認(rèn)真做好實(shí)驗(yàn)內(nèi)容的準(zhǔn)備，就實(shí)驗(yàn)可能出現(xiàn)的情況提前作出思考和分析。仔細(xì)觀察上機(jī)作時(shí)出現(xiàn)的各種現(xiàn)象，記錄主要情況，作出必要說(shuō)明和分析。認(rèn)真書(shū)寫(xiě)實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告包括實(shí)驗(yàn)?zāi)康暮鸵?，?shí)驗(yàn)情況及其分析。對(duì)需編程的實(shí)驗(yàn)，給出包含詳細(xì)注釋的源程序清單。遵守機(jī)房紀(jì)律，服從輔導(dǎo)教師指揮，愛(ài)護(hù)實(shí)驗(yàn)設(shè)備。如有事不能出席，所缺實(shí)驗(yàn)一般不補(bǔ)。實(shí)驗(yàn)的驗(yàn)收將分為兩個(gè)部分。第一部分是上機(jī)操作，包括檢查程序運(yùn)行和即時(shí)提問(wèn)。第二部分是提交書(shū)面的實(shí)驗(yàn)報(bào)告（大作業(yè)）。為避免期末考試方式產(chǎn)生的諸多不良問(wèn)題，希望同學(xué)們抓緊時(shí)間，合理安排，認(rèn)真完成。二、評(píng)分標(biāo)準(zhǔn)：，最多只能得50分。，可以得6070分。，可得80分。，遵守實(shí)驗(yàn)紀(jì)律，可得90分。，可得100分。評(píng)分標(biāo)準(zhǔn)的滿分為100分，所有的評(píng)分標(biāo)準(zhǔn)的下一項(xiàng)均建立在前一項(xiàng)已經(jīng)滿足的情況下。實(shí)驗(yàn)?zāi)康?．深入理解基本模型計(jì)算機(jī)的功能、組成知識(shí)； 2．深入學(xué)習(xí)計(jì)算機(jī)各類典型指令的執(zhí)行流程； 3．學(xué)習(xí)硬布線控制器的設(shè)計(jì)過(guò)程和相關(guān)技術(shù)；4．在掌握部件單元電路實(shí)驗(yàn)的基礎(chǔ)上，進(jìn)一步將單元電路組成系統(tǒng)，構(gòu)造一臺(tái)基本模型計(jì)算機(jī)；5．定義20條MIPS指令集的典型指令，并編寫(xiě)相應(yīng)的匯編程序，能在模型機(jī)上調(diào)試，掌握計(jì)算機(jī)整機(jī)概念；6．通過(guò)熟悉較完整的計(jì)算機(jī)的設(shè)計(jì)，全面了解并掌握硬布線控制方式計(jì)算機(jī)的設(shè)計(jì)方法，真正理解利用軟件進(jìn)行硬件設(shè)計(jì)的方法和技巧。實(shí)驗(yàn)原理在部件實(shí)驗(yàn)過(guò)程中，各部件單元的控制信號(hào)是人為模擬產(chǎn)生的，而本實(shí)驗(yàn)將能在硬布線控制下自動(dòng)產(chǎn)生各部件單元控制信號(hào)，實(shí)現(xiàn)特定的功能。實(shí)驗(yàn)選擇了MIPS體系結(jié)構(gòu)中比較典型的指令，使用QuartusII軟件工具，通過(guò)原理圖以及VHDL語(yǔ)言設(shè)計(jì)CPU的邏輯電路來(lái)實(shí)現(xiàn)這些指令。另外還用MIPS匯編語(yǔ)言編寫(xiě)了用于CPU測(cè)試的簡(jiǎn)單程序，對(duì)所設(shè)計(jì)的CPU邏輯電路進(jìn)行功能仿真模擬，以驗(yàn)證CPU邏輯電路的正確性。實(shí)驗(yàn)涉及到的R指令有ADD、SUB、AND、OR、XOR、SLL、SRL、SRA、JR；I指令有ADDI、ANDI、ORI、XORI、LW、SW、BEQ、BNE、LUI；J指令有J、JAL。指令格式如下圖所示。單周期CPU的邏輯電路圖以下是幾個(gè)機(jī)器指令的邏輯表達(dá)式：根據(jù)機(jī)器指令的可以得到相應(yīng)的控制信號(hào)，舉例如下：以下給出部分原理圖以及部分仿真波形圖：F元件中，當(dāng)CALL=1時(shí)，選擇31號(hào)寄存器，為JAL跳轉(zhuǎn)指令提供寄存器；當(dāng)CALL=0時(shí)，選擇輸入端的寄存器。指令存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器中的代碼分別如下圖所示： 以上程序運(yùn)行結(jié)果：該CPU還可以運(yùn)行以下乘法程序，其代碼、仿真結(jié)果與及運(yùn)算結(jié)果如下所示：課程設(shè)計(jì)要求計(jì)算機(jī)組成原理是計(jì)算機(jī)科學(xué)與技術(shù)專業(yè)計(jì)算機(jī)組成原理實(shí)踐教學(xué)課程，實(shí)驗(yàn)教學(xué)屬于一個(gè)非常重要的環(huán)節(jié)，并且比理論教學(xué)復(fù)雜一些，涉及的深度要廣些，具有一定的實(shí)用性。本“三性”實(shí)驗(yàn)的目的是通過(guò)實(shí)驗(yàn)的綜合訓(xùn)練，培養(yǎng)學(xué)生的分析問(wèn)題和解決問(wèn)題的能力，使學(xué)生掌握整機(jī)概念，同時(shí)進(jìn)行計(jì)算機(jī)系統(tǒng)部件的EDA設(shè)計(jì)，即借助于EDA工具軟件QuartusII完成系統(tǒng)部件邏輯設(shè)計(jì)，以幫助學(xué)生系統(tǒng)的掌握計(jì)算機(jī)組成原理這門課程的主要內(nèi)容，為以后進(jìn)一步學(xué)習(xí)計(jì)算機(jī)體系結(jié)構(gòu)打下一個(gè)良好的基礎(chǔ)。在計(jì)算機(jī)組成原理課程設(shè)計(jì)基本運(yùn)算模型機(jī)，同時(shí)引入EDA計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)是一個(gè)非常有益的嘗試。它使以往學(xué)生望而生畏的計(jì)算機(jī)組成原理課變得 輕松和有吸引力，節(jié)約了資金，縮短了設(shè)計(jì)的時(shí)間周期；給學(xué)生提供了極大的創(chuàng)造空間，激發(fā)和培養(yǎng)了學(xué)生的創(chuàng)新思維能力；使學(xué)生設(shè)計(jì)的作品質(zhì)量和難度系數(shù)都得到了提高。通過(guò)學(xué)習(xí)，學(xué)生可以深入理解基本模型計(jì)算機(jī)的功能、組成知識(shí)，深入學(xué)習(xí)計(jì)算機(jī)各類典型指令的執(zhí)行流程，學(xué)習(xí)硬布線控制器的設(shè)計(jì)過(guò)程和相關(guān)技術(shù)，掌握LPM_ROM的配置方法，在掌握部件單元電路實(shí)驗(yàn)的基礎(chǔ)上，進(jìn)一步將單元電路組成系統(tǒng)，構(gòu)造一臺(tái)基本模型計(jì)算機(jī)；定義20條MIPS指令集的典型指令，并編寫(xiě)相應(yīng)的匯編程序，能在模型機(jī)上調(diào)試，掌握計(jì)算機(jī)整機(jī)概念；通過(guò)熟悉較完整的計(jì)算機(jī)的設(shè)計(jì)，全面了解并掌握硬布線控制方式計(jì)算機(jī)的設(shè)計(jì)方法，真正理解利用軟件進(jìn)行硬件設(shè)計(jì)的方法和技巧。通過(guò)QuartusII軟件在計(jì)算機(jī)上進(jìn)行計(jì)算機(jī)系統(tǒng)部件設(shè)計(jì)，學(xué)生可以采用不同的設(shè)計(jì)方案，選用軟件庫(kù)中的一般器件或者自行設(shè)計(jì)的專用器件，而這些器件實(shí)驗(yàn)室往往又無(wú)法提供，通過(guò)計(jì)算機(jī)仿真的課程設(shè)計(jì)結(jié)果使學(xué)生學(xué)會(huì)從不同角度思考同一個(gè)問(wèn)題，提出不同的解決方案，從而提高學(xué)生思考實(shí)際問(wèn)題的能力。利用計(jì)算機(jī)組成原理課程實(shí)驗(yàn)中的各個(gè)部件單元實(shí)驗(yàn)，結(jié)合EDA技術(shù)，運(yùn)用原理圖以及VHDL語(yǔ)言設(shè)計(jì)完整的單周期中央處理器CPU，再構(gòu)建計(jì)算機(jī)整機(jī)，能運(yùn)行所給的匯編程序，在存儲(chǔ)器對(duì)應(yīng)單元中看到相應(yīng)結(jié)果。寫(xiě)出實(shí)驗(yàn)報(bào)告：報(bào)告內(nèi)容應(yīng)包含（1）課題名稱，班級(jí)、姓名、學(xué)號(hào)、時(shí)間、指導(dǎo)教師（2）實(shí)驗(yàn)?zāi)康模?）實(shí)驗(yàn)用設(shè)備及軟件包（4）電路工作原理（5）電路設(shè)計(jì)圖，調(diào)試仿真結(jié)果（6）調(diào)試中的故障分析及解決方法（7）整機(jī)原理圖、源程序代碼以及實(shí)驗(yàn)結(jié)論分析與討論（8）最后對(duì)本次課程設(shè)計(jì)進(jìn)行總結(jié)，寫(xiě)出收獲與體會(huì)，如創(chuàng)新設(shè)計(jì)思想、對(duì)電路的改進(jìn)方法、成功經(jīng)驗(yàn)、失敗教訓(xùn)。（9）報(bào)告應(yīng)文理通順，圖形美觀，打印成檔（同時(shí)交電子文檔資料備案）第四篇：計(jì)算機(jī)組成原理實(shí)驗(yàn)ALU設(shè)計(jì)module ALU(ALU_OP,AB_SW,F_LED_SW,LED)。input[2:0] ALU_OP,AB_SW,F_LED_SW。output[7:0] LED。reg[7:0] LED。reg[31:0] A,B,F。reg OF,ZF。always@(*)beginendalways@(*)beginZF=0。OF=0。case(ALU_OP)339。b000: begin F=Aamp。B。end 339。b001: begin F=A|B。end 339。b010: begin F=A^B。end 339。b011: begin F=~(A|B)。end 339。b100: begin {OF,F}=A+B。OF=OF^F[31]。end 339。b101: begin {OF,F}=AB。OF=OF^F[31]。end 339。b110: begin F=A339。b000: begin A=3239。h0000_0000。B=3239。h0000_0000。end 339。b001: begin A=3239。h0000_0003。B=3239。h0000_0607。end 339。b010: begin A=3239。h8000_0000。B=3239。h8000_0000。end 339。b011: begin A=3239。h7FFF_FFFF。B=3239。h7FFF_FFFF。end 339。b100: begin A=3239。h8000_0000。B=3239。hFFFF_FFFF。end 339。b101: begin A=3239。hFFFF_FFFF。B=3239。h8000_0000。end 339。b110: begin A=3239。h1234_5678。B=3239。h3333_2222。end 339。b111: begin A=3239。h9ABC_DEF0。B=3239。h1111_2222。end endcase endcaseif(F==3239。b0)ZF=1。endalways@(*)beginend case(F_LED_SW)339。b000: LED=F[7:0]。339。b001: LED=F[15:8]。339。b010: LED=F[23:16]。339。b011: LED=F[31:24]。default:begin LED[7]=ZF。LED[0]=OF。LED[6:1]=639。b0。end endcaseendmodule 管腳配置NET “AB_SW[0]” LOC = T10。NET “AB_SW[1]” LOC = T9。NET “AB_SW[2]” LOC = V9。NET “ALU_OP[0]” LOC = M8。NET “ALU_OP[1]” LOC = N8。NET “ALU_OP[2]” LOC = U8。NET “F_LED_SW[0]” LOC = V8。NET “F_LED_SW[1]” LOC = T5。NET “F_LED_SW[2]” LOC = B8。NET “LED[0]” LOC = U16。NET “LED[1]” LOC = V16。NET “LED[2]” LOC = U15。NET “LED[3]” LOC = V15。NET “LED[4]” LOC = M11。NET “LED[5]” LOC = N11。NET “LED[6]” LOC = R11。NET “LED[7]” LOC = T11。寄存器 module jicunqi(input Clk, input Reset, input [4:0] Reg_Addr, input Write_Reg, input [1:0] Sel, input AB, output reg [7:0] LED)。reg [31:0] W_Data。wire [31:0] R_Data_A,R_Data_B,LED_Data。REG RU1(Clk,Reset,Reg_Addr,Reg_Addr,Reg_Addr,W_Data,Write_Reg,R_Data_A,R_Data_B)。assign LED_Data=AB?R_Data_A : R_Data_B。always @(*)beginW_Data=3239。h0000_0000。LED=839。b0000_0000。if(Write_Reg)begincase(Sel)239。b00: W_Data= 3239。h1234_5678。239。b01: W_Data= 3239。h89AB_CDEF。239。b10: W_Data= 3239。h7FFF_FFFF。239。b11: W_Data= 3239。hFFFF_FFFF。endcase endelsebegincase(Sel)239。b00: LED=LED_Data[7:0]。239。b01: LED=LED_Data[15:8]。239。b10: LED=LED_Data[23:16]。239。b11: LED=LED_Data[31:24]。endcase end end endmodule `timescale 1ns / 1ps // module REG(input Clk, input Reset, input [4:0] R_Addr_A, input [4:0] R_Addr_B, input [4:0] W_Addr, input [31:0] W_Data, input Write_Reg, output [31:0] R_Data_A, output [31:0] R_Data_B)。reg [31:0] REG_Files[0:31]。integer i。assign R_Data_A=REG_Files[R_Addr_A]。assign R_Data_B=REG_Files[R_Addr_B]。always @(posedge Clk or posedge Reset)beginif(Reset)beginfor(i=0。iREG_Files[i]endelsebeginif(Write_Reg)beginREG_Files[W_Addr]end end end endmodule管腳配置 NET “Clk” LOC=“C9”。NET “Reset” LOC=“D9”。NET “Reg_Addr[4]” LOC=“T5”。NET “Reg_Addr[3]” LOC=“V8”。NET “Reg_Addr[2]” LOC=“U8”。NET “Reg_Addr[1]” LOC=“N8”。NET “Reg_Addr[0]” LOC=“M8”。NET “Write_Reg” LOC=“V9”。NET “Sel[