【導(dǎo)讀】題目：基于Verilog的FSK調(diào)制器的設(shè)計與實現(xiàn)

　　

【正文】 號由可將內(nèi)部時鐘分頻的鎖相環(huán)模塊產(chǎn)生） 表 1 引腳鎖定表 軟件設(shè)置及下載如圖 23: 湖北經(jīng)濟學(xué)院本科畢業(yè)（設(shè)計）論文 28 圖 23 軟件設(shè)置及下載 硬件電路 圖 24 DAC 硬件電路 當(dāng)基帶信號為“ 1”時 湖北經(jīng)濟學(xué)院本科畢業(yè)（設(shè)計）論文 29 當(dāng)基帶信號為“ 0”時 整體波形： 嵌入式邏輯分析儀顯示： 示波器顯示： 整體效果： 圖 25 系統(tǒng)調(diào)試 湖北經(jīng)濟學(xué)院本科畢業(yè)（設(shè)計）論文 30 小 結(jié) 通過此次基于 Verilog 的 FSK 調(diào)制器，加強了我對系統(tǒng)設(shè)計的認(rèn)識。在設(shè)計的過程中，需要深刻的理解 DDS與 FSK 的原理以及對于 VHDL 語言， Qurtus ∏軟件的認(rèn)識，這些都在無形中鍛煉了我的思維和能力。開始時，雖然這些知識都學(xué)過，但是都忘記的差不多，且上課學(xué)到的都是非常淺的知識，我通過查閱許多資料，對這些知識都有了非常深入的了解，對我的幫助很大。為了做這次畢業(yè)設(shè)計，重新翻閱了 EDA 和通信原理的課本，又重新熟悉和掌握了以前的知識。在這次實驗的過程中，也得到了許多的心得和體會： 最開始總是編譯有問題，然后發(fā)現(xiàn)是低層的模塊名與頂層程序中用的名字不一樣而導(dǎo)致；還有在寫程序的時候，要注意的一些符號，筆誤方面 。 最后 我們要注意的是，在 QuartusⅡ 中引腳鎖定要正確，與開發(fā)板連接的時候，連線不要連錯了。這次的畢業(yè)設(shè)計真的讓我收獲許多。 由于這次做畢業(yè)設(shè)計的時間有點緊，同時調(diào)試時也遇到了困難，但是通過自己的努力，和老師及同學(xué)的熱心幫助，一起克服困難，也讓我知道了合作的重要性和意義。完成了此次設(shè)計，我對項目設(shè)計、對合作有更實際的體會和認(rèn)識，從實踐的角度鍛煉了我的分析問題、解決問題的能力，讓我從實際問題中得到提升。 湖北經(jīng)濟學(xué)院本科畢業(yè)（設(shè)計）論文 31 致 謝 四年的讀書生活在這個季節(jié)即將劃上一個句號，而于我的人生卻只是一 個逗號，我將面對又一個征程的開始。四年的求學(xué)生涯在師長、親友的大力支持下，走的辛苦也收獲滿囊，在論文即將付梓之際，思緒萬千，心情久久不能平靜。偉人、名人為我所崇拜，可是我更急切要把我的敬意和贊美先給一位平凡的人，我的導(dǎo)師。我不是您最出色的學(xué)生，但您卻是我最尊敬的老師。您治學(xué)嚴(yán)謹(jǐn)，思想深邃，視野開闊，知識淵博，在與您的接觸中，在潛移默化的過程中，不僅讓我學(xué)到了許多的學(xué)術(shù)知識，而且讓我領(lǐng)會了基本的思考方式，接受了全新的思想觀念，樹立了宏偉的學(xué)術(shù)目標(biāo)，在論文題目的選定后，經(jīng)由您的悉心的點撥，讓我領(lǐng)悟到許多的東西， 讓我成功的完成了畢業(yè)設(shè)計和論文的撰寫。 感謝我的爸爸媽媽，他們的養(yǎng)育之恩，無以回報，你們永遠(yuǎn)健康快樂是我最大的心愿。在論文即將完成之際，我的心情無法平靜，從開始選入課題到論文的順利完成，有多少可敬的師長，同學(xué)，朋友給了我無言的幫助，在這里請接受我誠摯謝意！ 同時也感謝系里為我提供良好的做畢業(yè)設(shè)計的環(huán)境。 最后再一次感謝所有在畢業(yè)設(shè)計中曾經(jīng)幫助過我的良師益友和同學(xué)，以及在設(shè)計中被我引用或參考的論著的作者。 湖北經(jīng)濟學(xué)院本科畢業(yè)（設(shè)計）論文 32 參考文獻(xiàn) [1] 龐健濤 . 基于 DDS 技術(shù)高精度移相器的實現(xiàn) [M]， 西安電子工程研究所 ,20xx [2] 潘松 ,黃繼業(yè) . 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Build 222 10/21/20xx SJ Full Version ************************************************************ Copyright (C) 199120xx Altera Corporation Your use of Altera Corporation39。s design tools, logic functions and other software and tools, and its AMPP partner logic 湖北經(jīng)濟學(xué)院本科畢業(yè)（設(shè)計）論文 34 functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. LIBRARY ieee。 USE 。 LIBRARY altera_mf。 USE 。 ENTITY sin_rom IS PORT ( address : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 END sin_rom。 ARCHITECTURE SYN OF sin_rom IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 COMPONENT altsyncram GENERIC ( address_aclr_a : STRING。 clock_enable_input_a : STRING。 clock_enable_output_a : STRING。 init_file : STRING。 intended_device_family : STRING。 lpm_hint : STRING。 lpm_type : STRING。 湖北經(jīng)濟學(xué)院本科畢業(yè)（設(shè)計）論文 35 numwords_a : NATURAL。 operation_mode : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 widthad_a : NATURAL。 width_a : NATURAL。 width_byteena_a : NATURAL )。 PORT ( clock0 : IN STD_LOGIC 。 address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 END COMPONENT。 BEGIN q = sub_wire0(7 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( address_aclr_a = NONE, clock_enable_input_a = BYPASS, clock_enable_output_a = BYPASS, init_file = , intended_device_family = Cyclone III, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = CLOCK0, widthad_a = 10, width_a = 8, width_byteena_a = 1 ) PORT MAP ( clock0 = clock, address_a = address, q_a = sub_wire0 )。 湖北經(jīng)濟學(xué)院本科畢業(yè)（設(shè)計）論文 36 END SYN。 ============================================================ CNX file retrieval info =========================================================