【文章內(nèi)容簡介】 ，而用于累加器的相位增量量化值決定了信號的輸出頻率，并呈現(xiàn)簡單的線性關(guān)系。 DDS 就 是根據(jù)上述原理而設計的數(shù)控頻率合成器。 由上面的推導過程可得出： ffclkout .2NB ??? 2． FSK 調(diào)制器原理 FSK(頻移鍵控）是用數(shù)字信號來控制正弦波的頻率，使正弦波的頻率隨數(shù)字信號的變化而變化。 FSK 信號以不同頻率值的正弦波來表示數(shù)字碼元，如果有 M 個碼元，則選擇 M 個頻率 值： fi （ i=1,2， ......,M),與 M個碼元一一對應。 FSK 信號的數(shù)字表達式為： ）（） tftm2c o st( 0?? ??? AS M （ m=1,2， ......,M。 Tt0 ?? ) 其中 f? 為 M個頻率之間的頻率差。 二進制 FSK 信號是用兩個不同頻率 1f ， 2f 的正弦波形來分別對應數(shù)字碼元“ 1”和“ 0”，即： 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 10 ）??11 t(cos ?A 發(fā)送“ 1” S（ t） = )tc os22 ?? ?（A 發(fā)送“ 0” 式中，假設碼元的初始相位分別 為 1? 和 0? ； f11 2??? 和 f00 2??? 為兩個不同頻率碼元的角頻率； A為一常數(shù)，表明碼元的包絡是矩形脈沖。如圖 1: 圖 1 二進制 FSK 信 號波形 2FSK 信號的產(chǎn)生方法主要有兩種。第一種是用二進制基帶矩形脈沖信號去調(diào)制一個調(diào)頻器，使其能夠輸出兩個不同頻率的碼元；第二種方法是用一個受基帶脈沖控制的開關(guān)電路去選擇兩個獨立頻率源的振蕩作為輸出。兩種方法產(chǎn)生的 2FSK 信號的波形基本相同，只是有一點差異，即由調(diào)頻器產(chǎn)生的 2FSK 信號在相鄰碼元之間的相位是連續(xù)的；而開關(guān)法產(chǎn)生的 2FSK 信號，則分別由兩個獨立的頻率源產(chǎn)生兩個不同頻率信號，故相鄰碼元相位不一定連續(xù)的。 （ 1） 開關(guān)選擇法 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 11 圖 2 開關(guān) 選擇法產(chǎn)生 2FSK 信號原理圖 當數(shù)字基帶信號 s（ t） =1時，開關(guān)選通振蕩器 1，輸出頻率 f1 信號；當數(shù)字基帶信號 s (t ) = 0 時，開關(guān)選通振蕩器 2，輸出頻率 f2 信號。由于開關(guān)是在兩個相互獨立的振蕩器之間進行切換，因此采用開關(guān)選擇法輸出的信號波形是斷斷續(xù)續(xù)相位不連續(xù)的。如圖 3 所示為相位不連續(xù)的 FSK 信號波形。 圖 3 相位不連續(xù)的 FSK 信號波形 （ 2）直接調(diào)頻法 圖 4 直接調(diào)頻法產(chǎn)生 2FSK 信號原理圖 由于開關(guān)選擇法是使用數(shù)字矩形脈沖信號，控制電子開關(guān)在兩個相互獨立不同 頻率振蕩器之間進行不停地切換，使得輸出的 FSK 信號頻率在兩個頻率點間發(fā)生 著突發(fā)切換，產(chǎn)生的 FSK 信號相位不連續(xù)。 FSK 信號的相位不連續(xù)性，一般都會 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 12 使功率譜產(chǎn)生較大的旁瓣分量，導致產(chǎn)生信號的頻譜中高頻分量增加，信號頻譜不 純，引起包絡的起伏。因此為了 克服這個缺點，必須控制 FSK 信號的相位連續(xù)性。 直接調(diào)頻法通過調(diào)頻器直接改變載波的頻率參數(shù)，來調(diào)制單一載波，產(chǎn)生的 FSK 信號在頻率切換時相位是連續(xù)變化的，不產(chǎn)生相位突變，通常稱這種調(diào)制為相位連續(xù) FSK（ Continuous Phase FSK, CPFSK）。直接調(diào)頻法產(chǎn)生的 CPFSK 信號由于相位連續(xù)，且占用信道頻帶較窄，較開關(guān)選擇法有著顯著的優(yōu)勢。工程項目應用上一般采用直接調(diào)頻法來產(chǎn)生 FSK 信號。相位連續(xù) FSK 信號波形如圖 5 所示。 圖 5 相位連續(xù) FSK 信號波形 3. 基于 DDS 技術(shù)的 FSK 調(diào)制器的整體設計 本論文的設計目標是，基于 DDS 技術(shù)，在 FPGA 上完成 FSK 調(diào)制的功能，系統(tǒng)總體設計方案如圖 6： 數(shù)字基帶信號 FSK 調(diào)制波形 圖 6 基于 DDS 技術(shù)的 FSK 調(diào)制器整體設計 調(diào)制器 DDS FPGA 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 13 在該系統(tǒng)中， FPGA 將接收到的數(shù)字基帶信號送入調(diào)制器，調(diào)制器根據(jù)接收到的數(shù)字基帶信號產(chǎn)生相應的頻率控制字 B?? ，并輸出以控制 DDS 產(chǎn)生調(diào)制器所需頻率的正弦幅值信號作為 FSK 調(diào)制信號，然后 FPGA 將已調(diào) FSK 信號輸出給數(shù)、模轉(zhuǎn)換器（ DAC）。經(jīng) DAC 進行數(shù)、模轉(zhuǎn)換后，即可得到適于線上傳輸?shù)哪M正弦載波。 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 14 三、各單元電路設計 （一） DDS 整體結(jié)構(gòu)設計 一個基本的 DDS 結(jié)構(gòu)，主要由相位累加器、相位調(diào)制器、正弦 ROM 查找表 和DAC 構(gòu)成，如圖 7 所示。圖中的相位累計器、相位調(diào)制器、正弦 ROM 查找表是 DDS 結(jié)構(gòu)中的數(shù)字部分。 N M M M 系統(tǒng)時鐘 CLK 相位累加器 相位調(diào)制器 圖 7 DDS 整體結(jié)構(gòu) 相位累加器是整個 DDS 的核心，在這里主要實現(xiàn)的是上文原理推導中的相位累加功能。相位累加器的輸入是相位增量 B?? ,又由于 B?? 與輸出頻率 fout 是簡單的線性關(guān)系： ff2clk ??? 。相位累加器的輸入又可稱為頻率字輸入。頻率字輸入在圖中還經(jīng)過了一組同步寄存器，使得當頻率字改變時，相位累加器不會被干擾，仍然能夠正常工作。 在本設計中，相 位累加器主要由一個 32位計數(shù)器構(gòu)成，在系統(tǒng)時鐘脈沖 clk 的作用下，每進入一個時鐘脈沖，輸出數(shù)據(jù)將增加一個頻率控制字，即：輸出dout=dout+B?? 。為了設計更方便，令高于 27和低于 20 的出入位為 0，而真正的頻率控制字為 8 位。從而實現(xiàn)相位累加功能，累加器實現(xiàn)結(jié)構(gòu)如圖 8: DAC 頻率控制字輸入 + + 相位控制字輸入 寄存器 正弦 ROM 查找表 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 15 頻率控制字 [27:20] clk phase[31:0] 圖 8 相位累加器 相位調(diào)制器是接受相位累加器的相位輸出，在這里加上一個相位偏移值，主要用于信號的相位調(diào)制，如 PSK（相移鍵控）等，在不使用時可以去掉該部分，或者加上一個固定的相位字常數(shù)作為輸入。相位字輸入最好也用同步寄存器保持同步。 需要注意的是，通常情況下，相位字輸入的數(shù)據(jù)寬度 M與頻率字輸入的數(shù)據(jù)寬度N 往往是不相同的，它們的關(guān)系一般是 MN。 在本設計中，相位調(diào)制器主要是由一個 10 位的加法器和 10 位寄存器構(gòu)成，相位累加器的輸出與相位控制字相 加，使輸出信號產(chǎn)生相移，這里相位累加器的輸出選取高 10 位作為調(diào)制器的輸入。如圖 9: phase[31:22] phase_add 相位控制字 clk 圖 9 相位調(diào)制器 本論文主要談論的是 FSK 數(shù)字調(diào)制器，因此對于相位的調(diào)節(jié)不是必須的，故此處的信號的相位控制字默認為零值。 ROM（查找表） 正弦波形數(shù)據(jù)存儲 ROM（查找表）完成 ）（ B?fsin 的查表轉(zhuǎn)換，也可以理解成相位到幅度的轉(zhuǎn)換，它的輸入是相位調(diào)制器的輸出，事實上就是 ROM 的地制值；輸出送往DAC，轉(zhuǎn)換成模擬信號。由于相位調(diào)制器的輸出數(shù)據(jù)位寬 M也是 ROM 的地址位寬，因A A+B B fw[31:0] dout in qout 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 16 此在實際的 DDS 結(jié)構(gòu)中 N 往往很大，而 M為 10位左右。 M太大會導致 ROM 容量的成倍上升，而輸出精度受 DAC 位數(shù)的限制未必有大的改善。 正弦波形數(shù)據(jù) ROM 模塊的地址線是 10 位，數(shù)據(jù)線位寬是 8位，即一個周期的正弦波數(shù)據(jù)有 1024 個，每個數(shù)據(jù)有 8 位，其中該模塊采用 LPM 模塊的 VHDL 文本調(diào)用方式實現(xiàn)，具體實現(xiàn)方法見下文的 ROM 的設計與仿真。 數(shù)模轉(zhuǎn)換電路的 數(shù)模轉(zhuǎn)換電路是將數(shù)字信號變?yōu)槟M信號，本設計通過 D/A 轉(zhuǎn)換電路將產(chǎn)生的離散數(shù)字量轉(zhuǎn)變?yōu)槟M量，從而能通過示波器觀察波形。而本方案采用 DAC0832 芯片的直通方式。 DAC0832 是采樣頻率為八位的 D/A 轉(zhuǎn)換芯片， 它的 內(nèi)部由三部分電路組成（見下圖 10） :“ 8位輸入寄存器”、“ 8 位 DAC 寄存器”、“ 8 位 D/A 轉(zhuǎn)換電路”。 集成電路內(nèi)有兩級輸入寄存器， 使 DAC0832 芯片具備 直通、 單緩沖和 雙緩沖 三種輸入方式，以 便適于各種電路的需要 (如要求多路 D/A 同步轉(zhuǎn)換或是 異步輸入等 )。 圖 10 DAC0832 原理圖 D/A 轉(zhuǎn)換結(jié)果采用電流形式輸出 ，而一般我們需要的是相應的模擬電壓信號，因此通常會在 D/A 轉(zhuǎn)換芯片后接 一個高輸入阻抗的線性運算放大器 ，將電流轉(zhuǎn)換成相應的電壓 。運放的反饋電阻可通過 RFB 端引用片內(nèi)固有電阻，也可外接。 DAC0832 引腳功能說明： Vcc:電源輸入線 (+5v~+15v) Vref:基準電壓輸入線 (10v~+10v) AGND:模擬地 ,摸擬信號和基準電源 的參考地 . 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 17 DGND:數(shù)字地 ,兩種地線在基準電源處共地比較好 . CS：片選信號輸入線，低電平有效。 WR1：為輸入寄存器的寫選通信號。 WR2：為 DAC 寄存器寫選通輸入線。 ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效。 XFER：數(shù)據(jù)傳送控制信號輸入線，低電平有效。 DI0~DI7：數(shù)據(jù)輸入線， TLL 電平。 Rfb:反饋信號輸入線 ,芯片內(nèi)部有反饋電阻 . Iout1:電流輸出線。當輸入全為 1 時 Iout1 最大。 Iout2: 電流輸出線。其值與 Iout1 之和為一常數(shù)。 DAC0832 是 8位數(shù) 模轉(zhuǎn)換器，基準電壓 REFV 為 5v，輸出電壓的計算公式為： U=D* REFV /256 其電路如圖 11: 圖 11 DAC0832 仿真圖 （二）調(diào)制器 調(diào)制器即一個選擇器，根據(jù)輸入的基帶信號的值不同而輸出不同的頻率控制 字， fout 與 B?? 的關(guān)系為： f2fc lk32out .]0:31[B ??? 。輸入與輸出的關(guān)系如下式： 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 18 04H 輸入為“ 1”（此時的頻率為 : out ? ） B?? 08H 輸入為“ 0”（此時的頻率為： out ? ） (三 )數(shù)字基帶信號 方法一：由本設計的要求，該系統(tǒng)的輸入信號是一個二進制基帶信號，可通過對時鐘信號進行分頻，得到所需要的在“ 1”，“ 0”之間變換的二進制信號。具體實現(xiàn)方法是 :通過一個計數(shù)器對時鐘信號進行計數(shù)，每來一個時鐘上升沿，就加 1,當加到 512 時，就在“ 1”，“ 0”之間變換一次，模擬出一個數(shù)字基帶信號。 方法二：調(diào)用鎖相環(huán) ALTPLL 宏模塊，該模塊能與一個輸入的時 鐘信號保持同步狀態(tài)，并以此信號作為它的參考信號，產(chǎn)生倍頻或分頻的片內(nèi)時鐘信號，以供系統(tǒng)使用，可通過這種方法產(chǎn)生基帶信號。根據(jù)本設計的要求，基帶信號為 1 時，產(chǎn)生 2個正弦波，基帶信號為 0 時，產(chǎn)生 4 個正弦波，故通過計算得所需要的時鐘頻率為。 因方法二直接調(diào)用模塊，方法更簡單，故選擇方法二。具體調(diào)用方法見軟件設計及仿真部分。 湖北經(jīng)濟學院本科畢業(yè)（設計）論文 19 四、軟