【導讀】師的指導下進行的研究工作及取得的成果。盡我所知，除文中特別加。而使用過的材料。對本研究提供過幫助和做出過貢獻的個人或集體，均已在文中作了明確的說明并表示了謝意。CMOS工藝實現(xiàn)可以保證較小的芯片面積和低功耗，而且易于實現(xiàn)多路轉(zhuǎn)換，儀器以及微處理器輔助模數(shù)轉(zhuǎn)換接口等領(lǐng)域。功耗逐次逼近ADC。列的版圖采用共中心的對稱布局，以提高電容的匹配精度。②對多級結(jié)構(gòu)比較。比較器由三級前置放大器和一級鎖存器組成，根據(jù)每級前。仿真結(jié)果顯示，該比較器可以有效消除10mV輸入失調(diào)，能夠在。10MHz速度下分辨輸入電壓，功耗只有600uW，達到了設(shè)計要求。采用分模塊設(shè)計方法，使用verilog-HDL描述、自動。信號時間長短控制芯片進入省電模式或者工作模式。工藝設(shè)計制造，芯片面積為×1mm。實測結(jié)果顯示，在500kS/s下，其

　　

【正文】 SL 2SL 3SL 4SL 5SL 6SI NVR E FVI NVC M 圖 保持模式 在電荷再分配階段， 先將第 12 位 （即 MSB） 置 1，即通過 SM6 將 CM6 的下極板連接到 VREF，如圖 所示，通過等效電路（圖 (a)）可以得到 DAC 輸出電壓為 CMR E FINX VVVV ???? )21(41594096 （ 33） 第 3 章 DAC 的研究與設(shè)計 17 比較器+CL 6CL 5CL 4CL 3CL 2CL 1CM 6CM 5CM 4CM 3CM 2CM 1CcCsS0ScSM 1SM 2SM 3SM 4SM 5SM 6SL 1SL 2SL 3SL 4SL 5SL 6SI NVR E FVI NVC M 圖 再分配模式之 MSB 如果 VIN 1/2 VREF，那么比較器輸出 0，保留 第 12 位為 1，否則第 12 位清 0。依次類推，直到確定了第 1 位（即 LSB）。 LSB 的確定過程見圖 ，等效電路如圖 (b)所示，可見 LSB 電容接 VREF 使 Vx 增加 1/4159 VREF。 比較器+CL 6CL 5CL 4CL 3CL 2CL 1CM 6CM 5CM 4CM 3CM 2CM 1CcCsS0ScSM 1SM 2SM 3SM 4SM 5SM 6SL 1SL 2SL 3SL 4SL 5SL 6SI NVR E FVI NVC M 圖 再分配模式之 LSB 3 2 C3 2 CC6 3 CΔ VR E FΔ VXC6 2 CC6 4 CΔ VR E FΔ VX (a) MSB (b) LSB 圖 再分配階段等效電路 最終，該分段電容 DAC 的輸出為 CMi R E FiiINX VVbVV ????? ?? ? )2(4 1 5 94 0 9 6121 13 （ 34） 其中， bi 是分段電容 DAC 第 i位的值 ，為 0 或 1。 第 3 章 DAC 的研究與設(shè)計 18 分段電容 DAC 的電路設(shè)計 課題中使用的分段電容 DAC 如圖 所示， C 是 MIM 單位電容 ，其他電容都是單位電容的整數(shù)倍 。 綜合考慮噪聲、電容匹配與芯片面積等因素，單位電容定為 100fF，這樣比較器輸入端的等效電容約為 ，分段電容 DAC 開關(guān)的導通電阻在比較器輸入端的總噪聲功率（ kT/C 噪聲）為 1010V2，總噪聲電壓約為 25uVrms，比 （ 300uV）小得多，滿足噪聲要求。 比較器+8 C 8 C 8 C 4 C 2 C C 8 C 8 C 8 C 4 C 2 C C CCS0ScSM 1SM 2SM 3SM C 1SM C 2SM C 3SL 1SL 2SL 3SL 4SL 5SL 5SI NVR E FVI NVC M8 C 8 C 8 C 8 CSM C 4SM C 5SM C 6SM C 78 C 8 C 8 C 8 CSL 6SL 6SL 6SL 6B i t 1B i t 2B i t 3B i t 4B i t 5B i t 6B i t 7B i t 8B i t 9B i t 1 2 amp。 B i t 1 1 amp。 B i t 1 0 圖 課題設(shè)計的分段電容 DAC 原理圖 為了保證 DAC 的單調(diào)性，高 3 位（ Bit1 Bit1 Bit10）電容 采用 了溫度計編碼 。考慮到開關(guān)的驅(qū)動能力 ，每個開關(guān)最多直接驅(qū)動 8 個單位電容 ，因此第 5 位使用 2 個開關(guān)（ SL5）驅(qū)動 2 組 8C，第 6 位使用 4 個開關(guān)（ SL6）驅(qū)動 4組 8C，采用溫度計編碼的高 3 位也以 8C 為 1 組，分成了 7 組，由開關(guān) SMC7～SMC1 驅(qū)動。 圖 是 DAC 高位開關(guān)單元的電路圖，除了電源 VDD 與地 GND 外，該單元的輸入有模擬輸入 VIN、參考電壓 VREF、 SAR 的輸出 DIN、邏輯控制信號ENABLE，輸出 OUT與電容下極板相連。當 ENABLE 為 0 時（此時比較器進行失調(diào)校準），電容下極板接 VIN，跟蹤模擬輸入；當 ENABLE 為 1 時，根據(jù) SAR的輸出 DIN（即該電容對應的數(shù)字輸入）的值，電容下極板接 VREF（ DIN=1）或者接地 GND（ DIN=0）。 連通 VIN、 VREF 的傳輸門開關(guān)尺寸應該適中，盡可能減小開關(guān)的導通電阻，加快 DAC 的采樣速度，減小 DAC 的建立時間，同時又要考慮開關(guān)的電荷注入效應對 DAC 精度的影響。接地開關(guān)直接使用 NMOS 實現(xiàn)，尺寸不必太大。 電容下極板 DAC 低位電容陣列無需對模擬輸入采樣，所以 DAC 低位開關(guān)單元沒有模擬輸入 VIN，其他電路與高位開關(guān)單元類似。 第 3 章 DAC 的研究與設(shè)計 19 圖 DAC 中的開關(guān)單元 DAC 的整體 電路圖如圖 所示 。 第 3 章 DAC 的研究與設(shè)計 20 圖 課題設(shè)計的分段電容 DAC 電路圖 在電源 VDD=、 VREF= 的情況下，對 DAC 進行輸入掃描，得到DAC 的輸出特性曲線如圖 所示，圖中的尖峰是由于電容陣列切換造成的瞬態(tài)現(xiàn)象 ，對 DAC 的性能沒有影響 。 第 3 章 DAC 的研究與設(shè)計 21 圖 DAC 的輸出特性曲線 放大 DAC 輸出特性曲線的一個片斷，得到圖 ， LSB≈ ，與理論計算的 VREF/4159 基本相等。 圖 DAC 的轉(zhuǎn)換階梯 第 3 章 DAC 的研究與設(shè)計 22 分段電容 DAC 的版圖設(shè)計 分段電容 DAC 是逐次逼近 ADC 核心模擬電路之一，版圖設(shè)計對它性能的影響較大，主要體現(xiàn)在電容匹配精度與抑制干擾兩個方面。 電容匹配精度 12 N CINL LSBC? ??? , ? ?21N CD NL LSBC??? 電容陣列的匹配誤差對逐次逼近 ADC 的增益誤差和失調(diào)沒有影響，但卻直接影響逐次逼近 ADC 的線性度，因此課題逐次逼近 ADC 對分段電容陣列的電容匹配精度要求較高。 圖 是 12 位 采用 分段電容 DAC 結(jié)構(gòu) 的逐次逼近 ADC，在電容匹配精度是 10 位 （即電容相對匹配精度 %） 的 情況 下，仿真 1200 次得到的 DNL 與 INL 性能，可見電容的匹配誤差會 給這種結(jié)構(gòu)的逐次逼近 ADC引入較大的 DNL 與 INL，特別是在轉(zhuǎn)換點，如 011111 111111 到 100000 000000轉(zhuǎn)換 時 。 圖 電容匹配精度 10 位時的 DNL 與 INL 性能 影響電容匹配精度的因素很多 [10]，電容邊緣的蝕刻誤差是其中之一。 由于掩膜板邊緣的蝕刻誤差和工藝中其他因素 的 影響，器件的邊緣很難精確定位，而且直線 邊緣通常是在一定誤差范圍內(nèi)的不規(guī)則形狀，這就給電容的有效面積引入了隨機誤差，從而使電容值在一定范圍內(nèi)具有不確定性。 第 3 章 DAC 的研究與設(shè)計 23 C4C2C1Δ xL4 圖 電容邊緣的蝕刻誤差 考慮一種簡單情況，如圖 所示，假定 原設(shè)計 C4=2C2=4C1， 但在制造過程中， 由于邊緣蝕刻誤差， C4 的每個邊緣都比 設(shè)計值向內(nèi)側(cè)收縮了 Δ x，那么實際情況 C4=2C2(1η4)2，其中 η4=2Δ x/L4。 即使每個電容的邊緣都比設(shè)計值向內(nèi)側(cè)收縮了 Δ x，由于 ηi 與電容邊長 Li 有關(guān)，仍然不滿足原設(shè)計的電容值比例，引入較大的電容匹配誤差。 為了減輕蝕刻誤差對電 容匹配精度的影響，可以使用單位電容并聯(lián)的方式，如圖 所示， 每個電容由幾個單位電容并聯(lián)構(gòu)成， 盡管實際電容值與設(shè)計值之間仍然存在誤差，但是電容匹配誤差卻有效減小了。 C4C2C1 圖 單位電容并聯(lián) 影響電容匹配精度的另外一個重要因素，是電容兩個極板之間氧化層的梯度效應。實際工藝中，氧化層的厚度并不是均勻的，而是有一定的梯度，這就對電容陣列引入了匹配誤差，如圖 所示。 第 3 章 DAC 的研究與設(shè)計 24 C4C2C1xho xxx0+ a x + ? 圖 電介質(zhì)層的梯度效應 為了減小這個因素的影響，可以改進工藝中氧化層的生長技術(shù)，也可以通過單位電容陣列共中心的版圖布局得 到改善。如圖 所示，構(gòu)成每個電容的單位電容圍繞共同的中心點對稱放置， 這樣就減小了氧化層梯度對電容匹配精度的影響。 C4C2C1 圖 單位電容共中心對稱的版圖布局 此外，增加冗余單位電容，使分段電容陣列中的每個電容周圍的蝕刻環(huán)境相同，也增加了電容的匹配精度。 課題分段電容 DAC 的高 6 位與低 6 位分別使用了單位電容共中心對稱的版圖布局方式，如圖 所示 。其中每個圓代表一個單位電容， 相同編號 的 單位電容 并聯(lián)組成分段電容 DAC 中的相應電容。白色的圓是冗余 單位 電容，保證電路電容蝕刻環(huán)境相同，它們的上 下極板均接地 。 第 3 章 DAC 的研究與設(shè)計 25 2 c c10 cc2 c cccc cc cccccccccc cc c333344 4 444 4 45 5 55 55 5 5666666667 7 77 77 7 788 88888899 9999991 01 01 01 01 0 1 01 0 1 0 圖 分段電容 DAC 高 6 位 （ 低 6 位 ） 電容排列 課題分段電容 DAC 使用這種排列方式后，包括冗余電容共有 ，雖然芯片面積 變大了 ，但是電容的匹配精度得到了保證。 抑制干擾 分段電容 DAC 輸出模擬信號，較容易受數(shù)字信號、電源噪聲等的干擾，版圖設(shè)計過程中需要考慮抑制干擾問題。 由 節(jié)可知，整個分段電容 DAC 可以分為電容陣列與開關(guān)單元兩部分 ，版圖也按照這兩部分劃分 。 如圖 所示 ，高 6 位開關(guān)單元與低 6 位開關(guān)單元分別放置在高 6 位電容陣列與低 6 位電容陣列兩側(cè)，兩個電 容陣列并排布 局，放置在三層 保護環(huán)內(nèi)部，以隔離開關(guān)單元，減小開關(guān)動作對電容陣列的干擾。 第 3 章 DAC 的研究與設(shè)計 26 高 6 位 電 容 陣 列 低 6 位 電 容 陣 列高 6 位開 關(guān) 單 元低 6 位開 關(guān) 單 元分 段 電 容 D A C保 護 環(huán) 圖 分段電容 DAC 的版圖布局 此外，分段電容 DAC 的輸出電壓是電荷再分配的結(jié)果， 無 有源器件驅(qū)動，是敏感信號線，因此分段電容 DAC 的輸出線使用了屏蔽，如圖 所示。這里，分段電容 DAC 的輸出線使用金屬 3 引出，上下被金屬 1 與金屬 5 兩層金屬地線包圍 （比使用金屬 2 與金屬 4 兩層金屬地線包圍的寄生電容要?。?，因而完全隔離了外部電場線，減小了干擾。 金 屬 1金 屬 3金 屬 5接 觸 孔 圖 通過上下兩層金屬地線屏蔽敏感信號 第 4 章 比較器的研究與設(shè)計 25 第 4 章 比較器的 研究與 設(shè)計 比較器的典型結(jié)構(gòu) 比較器將兩個輸入信號進行比較，得到數(shù)字電路能夠識別的數(shù)字信號“ 1”或者“ 0”，是逐次逼近 ADC 中另外一個核心模擬單元，它的精度、速度、失調(diào)等指標直接影響整個逐次逼近 ADC 的性能。 按照工作原理，逐次逼近 ADC 中的比較器大體可以分為兩類：運放結(jié)構(gòu)比較器、 Latch 比較器。 運放結(jié)構(gòu)比較器可以分辨較小的輸入信號，但是速度較慢；Latch 比較器的速度較快，但是只能分辨較大的輸入信號。在高速、高精度的應用中，對比較器的精度和速度都有較高的要求， 通 常將兩種比較器級聯(lián)使用，發(fā)揮各自優(yōu)勢，必要 時還需要使用失調(diào)校準技術(shù)。 運放結(jié)構(gòu)比較器 比較器 需要將兩個輸入信號的差值放大到數(shù)字電路能夠有效識別的幅度，因此自然想到可以用運放結(jié)構(gòu)來設(shè)計比較器。 設(shè)計一個高性能的運放具有較大難度，但是使用運放結(jié)構(gòu)設(shè)計比較器就