【文章內(nèi)容簡介】 core，用作微處理輔助 ADC 接口的 IP 核主要是逐次逼近結(jié)構(gòu)。 研究工作主要內(nèi)容 本研究工作旨在設計一款應用于微處理器接口的 低功耗 逐次逼近 ADC，它采用單端輸入，工作在 電源電壓下，轉(zhuǎn)換精度 為 12 位 ，采樣率 為 500kS/s，并且?guī)в?省電（ power down） 模式。研究工作大體包括以下幾個方面： 了解逐次逼近 ADC 的工作原理、典型結(jié)構(gòu)、發(fā)展歷史與國內(nèi)外的研究現(xiàn)狀； 研究逐次逼近 ADC 的三個核心模塊： DAC、比較器與數(shù)字控制部分； 設計逐次逼近 ADC 的模擬部分，包括 DAC、比較器、偏置電路、模擬緩沖級 等，進行前仿真、版圖設計、后仿真等 模擬集成電路設計 流程； 第 1 章 引言 3 使用 verilog 硬件描述語言 對數(shù)字控制部分進行 RTL 代碼描述，進行前仿真、綜合、后仿真、布局布線等 數(shù)字集成電路設計 流程； 利用 Cadence spectreVerilog 仿真器對整 個芯片進行數(shù)模混合仿真。 模擬部分版圖與數(shù)字部分版圖的拼接，整體版圖的設計，流片。 電源 PCB 板與逐次逼近 ADC 測試 PCB 板的設計。 逐次逼近 ADC 的測試與分析。 論文各部分主要內(nèi)容 第 2 章 介紹逐次逼近 ADC 的工作原理、典型結(jié)構(gòu)與國內(nèi)外發(fā)展現(xiàn)狀； 第 3 章 討論關鍵模塊 DAC 的設計，給出電路結(jié)構(gòu)與仿真結(jié)果； 第 4 章 研究關鍵模塊比較器， 分析 電路結(jié)構(gòu)與仿真結(jié)果； 第 5 章 論述數(shù)字控制部分的功能，列出 verilog 代碼與仿真結(jié)果； 第 6 章 描述數(shù)模混合仿真流程以及整體芯片仿真結(jié)果； 第 7 章 闡述測試過 程，并對測試結(jié)果進行分析； 第 8 章 總結(jié)研究工作，并對未來工作進行展望。 第 2 章 逐次逼近 ADC 概述 4 第 2 章 逐次逼近 ADC 概述 逐次逼近 ADC 的工作原理 逐次逼近 ADC 的基本結(jié)構(gòu)如圖 所示，主要由 采樣 /保持電路、 DAC、比較器、 數(shù)字控制部分和其他模擬電路組 成，核心是 DAC、比較器和 數(shù)字控制部分 。 采 樣 / 保 持比較器數(shù) 字 控 制 部 分其 他 模 擬 電 路D A CV i nV r e fC L KO U TS A R 圖 逐次 逼近 ADC 的基本結(jié)構(gòu) 逐次逼近 ADC 使用二進制搜索算法 使 DAC 的輸出 逐次逼近輸入的模擬信號， 對于 N 位逐次逼近 ADC 至少需要 N 個轉(zhuǎn)換周期 。 其大致工作過程如下：首先模擬輸入 信號 Vin 被采樣保持，送入比較器的一端，然后 數(shù)字控制部分將 逐次逼近寄存器（ SAR） 最高位（ MSB）預置 1，其他位全部清零， DAC 在 Vref和 SAR 的控制下輸出 1/2 Vref 送入比較器的另一端。如果 Vin 1/2 Vref，那么比較器輸出 1， SAR 最高位定為 1；否則，如果 Vin 1/2 Vref，那么比較器輸出0， SAR 最高位定為 0。這樣， 逐次逼近 ADC 的最高位就確定了，下面再確定次高位，即先預置 SAR 次高位為 1，如果前一個轉(zhuǎn)換周期確定的 MSB = 1，那么此時 DAC 輸出 3/4 Vref， Vin 與 3/4 Vref比較大小，從而確定 SAR 次高位；如果前一個轉(zhuǎn)換周期確定的 MSB = 0，那么此時 DAC 輸出 1/4 Vref， Vin 與 1/4 Vref比較大小，從而確定 SAR 次高位。依此類推，直到 SAR 的最低位確定為止，第 2 章 逐次逼近 ADC 概述 5 這樣 SAR 的值即 逐次逼近 ADC 的最終輸出。 188。 V r e f189。 V r e f190。 V r e fV r e fVD A CtV i nb i t 2 = 1 b i t 1 = 0 b i t 0 = 0 圖 3 位逐次逼近 ADC 的 DAC 輸出電壓 圖 是一個 3 位逐次逼近 ADC 逐次逼近 過程中 DAC 輸出電壓的示意圖 ，X 軸表示時間， Y 軸表示 DAC 輸出電壓。第一個轉(zhuǎn)換周期， SAR 置為 100， DAC輸出 1/2 Vref，由于 Vin 1/2 Vref，所以 bit2 = 1；第二個轉(zhuǎn)換周期， SAR 置為110， DAC 輸出 3/4 Vref，由于 Vin 3/4 Vref，所以 bit1 = 0；第三個轉(zhuǎn)換周期，SAR 置為 101， DAC 輸出 5/8 Vref，由于 Vin 5/8 Vref，所以 bit0 = 0；最終 轉(zhuǎn)換結(jié)果（即 SAR 的值 ） 為 100。 逐次逼近 ADC 的典型結(jié)構(gòu) 逐次逼近 ADC 的原理比較簡單，但是 具體實現(xiàn)結(jié)構(gòu) 多種多樣，每種 結(jié)構(gòu) 都各有優(yōu)劣。按照 逐次逼近 ADC 結(jié)構(gòu)中 DAC 的工作原理，大致可以將 逐次逼近ADC 分 成 三種：電壓定標、電流定標、電荷定標， 下面分別予以討論。 電壓定標型逐次逼近 ADC 電壓定標型逐次逼近 ADC 出現(xiàn)最早，工作原理最簡單。如圖 所示 [6]，將一個等值電阻串（ R0 = R1 = ? = R2N1）放置在參考電壓 Vref和地之間，每個電阻的端點電壓都由開關（ S0、 S?、 S2N1）引出作為分段參考電壓，通過開關控制就可以按照二進制搜索算法將相應的分段參考電壓送到比較器了。 第 2 章 逐次逼近 ADC 概述 6 V re fV o u tS0S1S2S3S2N2S2N1R0R1R2R2N2R2N1 圖 電阻串 DAC 圖 的 電阻串 DAC 輸出電容比較大，而且開關控制信號線數(shù)量龐大， N位 DAC 需要 2N 條單獨的開關控制信號線，因 此常常使用開關樹的結(jié)構(gòu)，如圖 所示 [6]。 使用開關樹結(jié)構(gòu)后， 雖然開關數(shù) 量 變多了，但是 DAC 的輸出電容變小了，而且開關控制信號線數(shù)量 也減少了 ， N 位 DAC 只需要 N 條單獨的開關控制信號線 ， 不過 開關的饋通效應可能會引入失調(diào)電壓。 V r e fR0R1R2R2N 2R2N 1R2N 4R2N 30D0000D00D01111? ????V o u t N1DN1D 圖 使用開關樹的電阻串 DAC 由電阻串 DAC 組成的電壓定標型 逐次逼近 ADC，最大的優(yōu)勢是能夠保證良好的單調(diào)性，得到了工業(yè)應用 [7]，但對于 N 位 逐次逼近 ADC 需要 2N 個單位電第 2 章 逐次逼近 ADC 概述 7 阻，隨著位數(shù)的增多，單位電阻和開關呈指數(shù)增加，例如，對于 8 位這種類型的 逐次逼近 ADC，就需要 256 個單 位電阻和 510 個開關，這么多單元所占芯片面積是可觀的。 電流定標型逐次逼近 ADC 電流定標也是早期常見的一種類型，它是利用二進制加權(quán)的電流，配合開關實現(xiàn)二進制搜索算法的。常見的電流定標 型逐次逼近 ADC 又可以分為兩種，一種使用二進制加權(quán)的電流源陣列，一種使用 R2R 階梯。 使用二進制加權(quán)電流源陣列的 逐次逼近 ADC 如圖 所示 [8]，它使用 等效寬長比為二進制加權(quán)的 MOS 管組成的二進制加權(quán)的電流源陣列，可以通過電流比較器將輸入電壓轉(zhuǎn)換成電流，然后與這些電流源的組合電流進行比較，也可以將這些電流源的 組合電流轉(zhuǎn)換成相應電壓，然后與輸入電壓通過電壓比較器進行比較。使用 MOS 管組成的這種結(jié)構(gòu)，由于使用了電流開關，所以轉(zhuǎn)換速度較 快，但是 MOS 管的閾值電壓變化較大， MOS 管參數(shù)的匹配誤差會影響二進制加權(quán)電流 源 的匹配，給 逐次逼近 ADC 帶來了較大的精度誤差。 運放1 1 1 1 1 1 1 1+VD DVS SV r e fR r e f逐 次 逼 近 邏 輯比較器+R i nV i nM S BL S B數(shù)字輸出1 6 1 3 2 11 6 18 1 4 12 1 1 14 1 / 8 2 1 / 8 圖 二進制加權(quán)電流源陣列逐次逼近 ADC 使用 R2R 階梯的 逐次逼近 ADC 如圖 所示，它利用 R2R 階梯中任一節(jié)點 看進去的 阻值恒為 R 這一性質(zhì)，通過參考電壓 Vref產(chǎn)生一組二進制加權(quán)的電流， 由開關選擇得到組合， 然后通過反饋電阻 Rf 得到相應的電壓。 第 2 章 逐次逼近 ADC 概述 8 運放V r e fV o u tR fRR R2 R2 R2 R2 R2 RSN 1SN 2SN 3S0DN 1( M S B )DN 2DN 2D0( L S B ) 圖 R2R 階梯 逐次逼近 ADC 然而，開關導通電阻并不為零，這樣 R2R 階梯就存在 匹配 誤差 。 為了消除開關導通電阻的影響，可以加入冗余開關，如圖 所示 [6]。 R2 R 2 R2 RΔ R Δ R Δ RΔ R / 2冗 余 開 關 ( 常 閉 合 ) 圖 使用冗余開關減小 R2R 階梯匹配誤差 使用 R2R 階梯的電流定標 型逐次逼近 ADC，可以在低電壓供電的情況下正常工作。但 MOS 工藝的電阻匹配精度較差，盡管可以使用溫度計編碼降低對電阻匹配精度的要求 [9]，但是電阻阻值受溫度影響較大，容易引入 非線性 誤差。這種結(jié)構(gòu)在雙極型工藝中使用較多。 電荷定標型逐次逼近 ADC 電荷定標 型逐次逼近 ADC 是目前應用較 多 的一種類型，它 利 用電容 通過 電荷再分配 完成二進制搜索算法 ，因此功耗一般比較小，而且不需要額外的采樣保持電路。按照電容的組織方式， 可以 分為并行電容方式和串行電容方式。 并行電容方式一般 多 指使用二進制加權(quán)電容陣列的 逐次逼近 ADC，它的基本單元有二進制加權(quán)的電容陣列、 1 個與 LSB 電容等值的 冗余 電容、開關和比較器，下面以 8 位 并行電容方式的 逐次逼近 ADC 為例說明工作原理 。 并行電容結(jié)構(gòu) 逐次逼近 ADC 的 轉(zhuǎn)換過程大致可以分為三步。第一步是采樣第 2 章 逐次逼近 ADC 概述 9 模式 （ 圖 ），所有電容的上極板連接到地 ，下極板連接到輸入電壓，這樣電 V i n V r e f比較器1 2 8 C6 4 C3 2 C1 6 C8 CC c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= 0+ 圖 采樣模式 容上 極板存儲了與輸入電壓 Vin 成正比的電荷 Qx = 256CVin。第二步是保持模式（圖 ） ，上極板接地的開關斷開，下極板接地，這樣上極板的電壓變成 Vx = V i n V r e f比較器1 2 8 C6 4 C3 2 C1 6 C8 CC c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= V i n+ 圖 保持模式 Vin。 第三步是再分配模式 （ 圖 ）：首先測試最高位（ MSB），即先將最大電容的下極板連接到參考電壓 Vref，這時候的等效電路即是兩個等值電容串聯(lián)組成的分壓器，這個操作使得 Vx 增加了 1/2 Vref，即 Vx = Vin + 1/2 Vref。如果Vx 0，即 Vin 1/2 Vref，那么比較器輸出 0， MSB = 1；如果 Vx 0，即 Vin 1/2 Vref，那么比較器輸出 1， MSB = 0。如果 比較器輸出 1， 還需要將開關 S1接 回到 地。相似的，次高位的測試可以通過將次高位對應的電容下極板連接到Vref來實現(xiàn)，這會使 Vx 增加 1/4 Vref，即 Vx = Vin + D7 * 1/2 Vref + 1/4 Vref。第 2 章 逐次逼近 ADC 概述 10 依此類推，轉(zhuǎn)換過程直到最低位（ LSB）確定為止，這樣上極板 256CVin 的電荷就被再分配到數(shù)值為 1 的位對應的電容上了 [10]。 V i n V r e f比較器1 2 8 C6 4 C3 2 C1 6 C8 CC c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI N