【正文】 s2v和nmos2v，除了MS2和M3，它們是高閾值MOSFETs，即工藝庫中的nmos3v。 基準電壓源電路原理圖 器件參數的確定將(49)帶入到(48)中，可以得到下式： (410)從(410)我們可以發(fā)現Vref0的大小主要取決于ΔVTH(T0)。當基準輸出電壓Vref達到零溫度系數時，電流I0可以寫作： (411)由式(411)可以看出，靜態(tài)電流的大小取決于M2管的寬長比，為了盡量減少功耗損失，我們令M2采用一個很小的寬長比(KN2=1 um/10 um)因為供電電壓必須滿足： (412)為了盡量減小供電電壓，則因此M1的寬長比應該設置偏大一些，使得VGS1值盡量小。在設計中我們大概將KN1設為100um/5um， um/5 um。由于M4和M5要構成一個等比率的電流鏡，因此M4和M5應該選擇相同參數的PMOS管，即KN4=KN5。電路中唯一的電容C0通過下一節(jié)中的仿真取得最優(yōu)值。下表為最后確定的器件參數：器件 寬長比（電容值）MS0、MSMS3 50 um/5 um MS2 um/5 um MM5 100 um/5 um M1 100 um/5 um M3 um/5 um M2 1 um/10 um C0 1pF 器件參數表 仿真及分析為了對電路的性能進行評估，利用Cadence Spectre軟件基于TSMC μm的標準CMOS工藝對電路進行一系列的仿真測試。在電源的標準工作電壓VDD= V，室溫T=27℃下， mV。 基準電壓與供電電壓在[05V]的供電電壓范圍內。直觀上看，其值達到一個相對穩(wěn)定狀態(tài)?；鶞孰妷狠敵鲋惦S供電電壓的增加，變化越來越快。根據仿真得到的數據，可以計算出： ~， mV/V ~， mV/V ~， mV/V ~， mV/V ~， mV/V ~， mV/V ~， mV/V由以上計算結果可得，電路在供電電壓取[ V~ V]內工作穩(wěn)定，由于本設計的設計目標為低壓、低功耗基準源，因此取[ V~ V]為該基準源的正常工作電壓區(qū)間，為了達到功耗的最小化， V為標準工作供電電壓?？梢杂嬎愕贸鲚敵龌鶞孰妷旱碾娫凑{制率約為： (413) 線靈敏度(Line Sensitivity)為： (414) 輸出基準電壓與輸入電壓的關系 基準源的瞬態(tài)特性 V時。仿真結果顯示， ms的時候建立，具有較好的瞬態(tài)特性，建立時間較長，可能與電路中采用的電容原件有關。 基準源的瞬態(tài)特性圖 基準源的溫度特性對工作在標準輸入電壓，即VDD= V的基準電路在20℃~80℃溫度范圍內進行掃描，其中Vref（20℃）= mV，Vref（80℃）= mV。由此可知基準在20℃~80℃ mV，可以計算出其溫度系數為： (415) 標準工作狀態(tài)下基準輸出隨溫度變化曲線 對[ V~ V] V取一個值，進行關于溫度的DC仿真， V, V, V, V, V。由圖可知， V, V, V, V, mV, mV, mV, mV, mV。 不同供電電壓的基準輸出與溫度變化曲線 基準源的電源抑制比為了進行電路電源抑制比的仿真， V的交流小信號電壓源，在1Hz~1GHz的頻率范圍內對基準電壓源進行交流分析。由圖可以看到，。由仿真波形可知，電路的電壓抑制比顯然偏低，電路可能不能夠很好地抑制電源噪聲。 基準源電源抑制比仿真曲線 基準源啟動電路電容的確定 V下，溫度恒為室溫T=27℃，電路中只有電容為變量，以得出最佳的電容取值。， pF后都可以保持恒定， pF即可，在本設計中選取1 pF電容。 啟動電路中電容取值的確定 基準源的靜態(tài)電流及功耗首先進行標準狀態(tài)下的靜態(tài)電流的仿真，常溫下， nA。接著設置供電電壓為參數，進行靜態(tài)電流的仿真， V, V, V, V, V。由圖可知，常溫下，在工作電壓范圍[ V~ V]內， nA。 基準源靜態(tài)電流隨溫度的變化曲線 不同供電電壓的靜態(tài)電流與溫度變化曲線，所得圖形即基準電路的功耗波形，曲線由上往下依次是：Vref曲線，靜態(tài)電流曲線，功耗曲線。由圖可知，在常溫下， pW。接著設置供電電壓（ V~ V）為參數，進行功耗的仿真，由圖可知，基準源電路在正常工作電壓范圍內，功耗最多僅為301 pW。 基準源功耗隨溫度變化曲線 基準源的功耗隨輸入電壓變化曲線 5. 總結與展望 五．總結與展望隨著半導體工業(yè)的日新月異、深亞微米集成電路逐漸成為片上系統設計主流、以及器件集成度的日益增高，低功耗越發(fā)成為電路最重要的設計指標之一。基準電壓源作為各種電路系統中必不可少的核心模塊，低功耗對其意義就是更長的運行周期、更小的發(fā)熱以及更穩(wěn)定的運作狀態(tài)。最小化功耗損耗是所有集成電路設計者所面臨的一個挑戰(zhàn)。在低功耗基準源設計領域，傳統的電路模型是基于工作在亞閾值區(qū)的MOS管柵源電壓（Vgs）的負溫度特性，結合熱電壓的正溫度特性，構造亞閾值區(qū)的帶隙基準源。這種方案可以把輸出基準電壓有效降低，功耗也可以降到 μW級。然而如果想進一步得到更小功耗（nanopower）的電路，一種流行的設計方法原理是根據亞閾值區(qū)閾值電壓的溫度特性，可以將功耗降到nW級，本文采用的就是這種設計原理。 V電源電壓下， mV，采用Cadence Spectre仿真工具對基準電路進行仿真，仿真結果為：溫度掃描從20 ℃到80 ℃， mV， ppm/℃。 V的電源電壓下，基準源可以正常工作，% 。電源抑制比(PSRR) dB， dB， dB， dB。正常工作狀態(tài)下， nA， pW。仿真結果表明，性能滿足設計指標。通過仿真可知，本文設計的電路的電源抑制比較低，啟動時間過長，并且電路中容易出現電流鏡的匹配問題，這些都是電路今后的改進的方向。由于便攜式電子設備、醫(yī)療設備及可穿戴式設備的迅猛發(fā)展，集成電路的工作電壓在未來一段時間還會一直降低，低壓、低功耗的基準源依舊是集成電路今后的設計熱點。根據亞閾值區(qū)閾值電壓的溫度特性是目前為止比較理想的一種設計方案，預計今后一段時間內仍是設計主流，也不排除會出現新的技術來獲得功耗更小、精度和穩(wěn)定性更高的基準源電路。 【參考文獻】[1] Moore G E,Gramming more ponents onto integrated circuits, Electronics, 1965,38(8):567571.[2] Widlar R J, “New Developments in IC Voltage Regulators,”1971, IEEE Journal of SolidState Circuits, vol. 6, pp. 27. [3],“A CMOS bandgap reference,”1979,IEEE JOURNAL OF SOLIDSTATE CIRCUITS, VOL. SC14, NO. 3.[4] Banba H, Shiga H. A CMOS bandgap reference circuit with sub 1V operation [J].IEEE Journal of Solid State Circuits, 1999, 34:670674[5] Ken Ueno, Tetsuya Hirose, Tetsuya Asai, Yoshihito Amemiya, “A 300Nw, ppm/℃, 20 ppm/V CMOS Voltage Reference Circuit Consisting of Subthreshold MOSFETs,” IEEE J. SolidState Circuits, vol. 44, no. 7, July. 2009, pp. 20472053. [6]Luca Magnelli, Felice Crupi，“A nW, V TemperatureCompensated Subthreshold CMOS Voltage Reference”，IEEE JOURNAL OF SOLIDSTATE CIRCUITS, 2011，VOL. 46, NO. 2[7] Qing Ding, Pengpeng Yuan, “A Sub1V Ultralow Power Full CMOS Bandgap Reference Woking in Subthreshold Region,” IEEE International Conference ,2012 ,271, 34 Oct.[8] Shailesh Singh Chouhan, Kari Halonen, “A Micropower ppm/0C CMOS Voltage Reference Circuit for Linear Drop out Regulator used in RFID,”IEEE Journal of Solid state Circuits,2013,9781479924523/13/[9] Leung N K, Mok P K T. A Sub1V 15ppm/176。C CMOS bandgap voltage reference without requiring low threshold voltage Device. IEEE Journal of Solidstate Circuits,2002, 37(4):526530[10] Lee, and . Curvaturepensated BICMOS bandgap reference[J].IEEE Journal of solidState Circuits，1994，29:396－1403 [11] Malcovati P，Maloberti F．New Curvature Compensat ion Technique for CMOS Bandgap Reference with Sub l V Operation[J]．IEEE Solid—state Circuit，2001，36(7)：1076—1081．[12] Doyle J，Young J un Lee，Yong Bin．A CMOS sub—bandgap Reference Circuit with l V Power Supply Voltage[J]．IEEE Sol id—state Circuit，2004，39(1)：252—255．[13] Malcovati P，Maloberti F，Fiocchi C，Prnzzi M．Curvaturepensated BiCMOS Bandgap Reference．IEEE Journal of Solid state Circuits．2001 July，36：1076—1081．[14] Ka Nang Leung，Philip K T Mok，Chi Yat Leung．A 2V 23uA 5．3ppm／39。C Curvature—Compensated CMOS Bandgap Voltage Reference．IEEE Journal of Solid state Circuits，2003，38(3)：561564．regulator. IEEE Journal of SolidState Circuits, 2003, 38(1):146140[15] Brokaw P A. A simple threeterminal IC bandgap reference. IEEE Journal of Solidstate Circuits, 1974, 9:38