【導(dǎo)讀】接著對(duì)BANBA結(jié)構(gòu)進(jìn)行仿真，并介紹了其版圖布局要點(diǎn)?？尚拚{(diào)電阻陣列。設(shè)計(jì)出了具有很好溫度特性和較高電源抑制比的低壓帶隙基準(zhǔn)。頻時(shí)電源抑制比為，最低電源電壓為。通過(guò)高階溫度補(bǔ)償技術(shù)，目前國(guó)內(nèi)帶隙基準(zhǔn)溫度系數(shù)最低可達(dá)。溫度系數(shù)也很難小于1ppm/℃且電路都很復(fù)雜。了國(guó)內(nèi)先進(jìn)水平。本文最后引申出了一。種新的溫度補(bǔ)償思想，并給出了一些實(shí)際電路中的調(diào)參思路。

　　

【正文】 頁(yè) 共 45 頁(yè) 運(yùn)算放大器 見(jiàn)圖 18。第一級(jí)，帶有源電流鏡負(fù)載的差分放大器。該電路具有一個(gè)重要的特性是，它將差動(dòng)輸入轉(zhuǎn)換成單端輸出。第二級(jí)為共源極放大電路。 CC 為密勒補(bǔ)償電容，保證運(yùn)放工作在穩(wěn)定狀態(tài)。 (1)限制因素 靜態(tài)功耗： ))(( 75 IIVVP SSDDsta tic ??? () 單位增益帶寬限制： cmCgGBW ?2 1? () G B WCgf Lmnd 6 ?? ? ( 為修正值 ) () 所以 CLmm CCgg 416 ? () 若 pCC 1? ，可以取 16 10II ? (2)根據(jù)電流關(guān)系求它們的寬長(zhǎng)比 放大器的尾電流來(lái)源于帶隙基準(zhǔn)內(nèi)部。由偏置部分得到的電流為 3u。為了減小功耗，取流過(guò) MA5 的電流為偏置電流 2 倍，即 MA5 的尺寸為 M1 兩倍，而 MA7 為 M1 尺寸的 8 倍以上。 其它參數(shù) 將運(yùn)放和帶隙基準(zhǔn)的核心電路的參數(shù)設(shè)計(jì)確定了以后，其他參數(shù)的設(shè)計(jì)包括剩余的電阻、電容和 MOS 管的寬長(zhǎng)比，只需確保正常工作即可。如 MOS 管要工作在飽和區(qū)。其次，在正常工作的情況下，盡量降低功耗。具體參數(shù)的設(shè) 定需要對(duì)電路進(jìn)行仿真確定。 電路性能參數(shù) 仿真工具的介紹 Cadence virtuoso 基于 linux 操作系統(tǒng)，主要包括電路系統(tǒng)設(shè)計(jì)工具和版圖設(shè)計(jì)工具。 它 是一個(gè)大型的 EDA 軟件，幾乎可以完成電子設(shè)計(jì)的方方面面，包括ASIC 設(shè)計(jì)、 FPGA 設(shè)計(jì)和 PCB 板設(shè)計(jì)。 Cadence 在仿真、電路圖設(shè)計(jì)、自動(dòng)布局布線、版圖設(shè)計(jì)及驗(yàn)證等方面有著絕對(duì)的優(yōu)勢(shì)。 Cadence 包含的工具較多幾乎包括了 EDA 設(shè)計(jì)的方方面面。 第 22 頁(yè) 共 45 頁(yè) 性能參數(shù) (1)運(yùn)放的性能參數(shù) 帶隙基準(zhǔn)中的運(yùn)放兩個(gè)指標(biāo)值很重要的，一 個(gè)是失調(diào)電壓 VOS，一個(gè)是相位裕度。前者對(duì)帶隙基準(zhǔn)的精度起著關(guān)鍵的影響，后者對(duì)帶隙基準(zhǔn)的穩(wěn)定性起著關(guān)鍵的影響。當(dāng)前兩者都滿足的前提下，可以適當(dāng)?shù)販p小運(yùn)放的功耗和增大運(yùn)放的帶寬。 ① 增益和相位 運(yùn)放的開(kāi)環(huán)增益確定了使用運(yùn)放的反饋系統(tǒng)精度。增益盡量大， 8090dB。相位裕度要足夠以保證運(yùn)放穩(wěn)定， 60o 為最佳。 ② 失調(diào)電壓 VOS 由于不對(duì)稱性，運(yùn)放會(huì)受到輸入失調(diào)的影響。失調(diào)電壓是影響帶隙基準(zhǔn)精 度的最重要因素之一。因此要求 VOS越小越好。還可以通過(guò)許多方法減小失調(diào)電壓VOS的影響。首先，運(yùn)放采用大尺寸器件并仔細(xì)選擇版圖的布局使得失調(diào)最小；其次， Q1 和 Q2 的集電極電流比率可以置為 m，使得 )ln(mnVV TBE ?? 。第三，電路的每個(gè)分支可以采用兩個(gè) pn 結(jié)串聯(lián)的形式使 BEV? 增加一倍 [7]。 ③ 靜態(tài)功耗 運(yùn)放在工 作時(shí)，單位時(shí)間內(nèi)所消耗的電能。隨著集成電路的發(fā)展，集成度越來(lái)越高，電源電壓越來(lái)越低，功耗越來(lái)越小。 (2)帶隙基準(zhǔn)的性能參數(shù) ① 溫度系數(shù) TC 基準(zhǔn)源的輸出量的最大變化量相對(duì)溫度的變化，單位一般用 ppm/℃。見(jiàn)下式： 6m inm a xm inm a x 10)( ???? TTp pPTCnor m () 其中， maxP ： 輸出量最 大值； minP ： 輸出量最小值； normP ： 輸出量平均值。 maxT ： 最高溫度； minT ： 最低溫度。 ② 最低工作電源電壓 能夠使帶隙基準(zhǔn)正常工作的最 低電源電壓。隨著集成電路的發(fā)展，最低工作電源電壓越來(lái)越小。 ③ 電源抑制比 PSRR 當(dāng)電源電壓受到噪聲等因素的影響即電壓發(fā)生小信號(hào)波動(dòng)時(shí)對(duì)基準(zhǔn)源的影響。電源抑制比就能反映這種影響，它為負(fù)值，絕對(duì)值越大，電路抑制電源噪聲的能力就越好。 ④ 啟動(dòng)時(shí)間 第 23 頁(yè) 共 45 頁(yè) 當(dāng)電源上電時(shí)，輸出電壓達(dá)到穩(wěn)定值時(shí)所需要的時(shí)間。啟動(dòng)時(shí)間越短，說(shuō)明帶隙基準(zhǔn)的性能越好。 ⑤ 功耗 帶隙基準(zhǔn)整個(gè)電路在工作時(shí)，單位時(shí)間所消耗的電能。隨著集成電路的發(fā)展，集成度越來(lái)越高，電源電壓越來(lái)越低，功耗越來(lái)越小。 測(cè)試電路和仿真結(jié)果 (1)運(yùn)放的性能參數(shù) 測(cè)試方法：在運(yùn)放的輸入端加入電壓恒壓源 VDC，其內(nèi)部設(shè)置 800mV 的直流偏置和 1V 的交流小信號(hào)。利用 AC 分析測(cè)量運(yùn)放的增益和相位。 仿真電路： 圖 24 運(yùn)放測(cè)試電路 仿真結(jié)果： 圖 25 運(yùn)放仿真結(jié)果 第 24 頁(yè) 共 45 頁(yè) 由圖 25 可知：運(yùn)放的增益為 。相位裕度為 50 度，可以滿足要求。 功耗為 (2)帶隙基準(zhǔn)的性能參數(shù) ① 溫度系數(shù) TC 測(cè)試方法：對(duì)基準(zhǔn)輸出電壓 VREF 進(jìn)行直流溫度掃描，然后通過(guò) Cadence 軟件的公式 ()計(jì)算得出溫度系數(shù)的大小。 測(cè)試電路： 圖 26 帶隙基準(zhǔn)測(cè)試電路 測(cè)試結(jié)果： 圖 27 VREF 隨溫度 T 變化的曲線 由圖 27 可知，在 0140℃之間 VREF從 變到 ，變化了 第 25 頁(yè) 共 45 頁(yè) 67uV。在 0140℃之間，溫度系數(shù) TC=℃。由引言中的知識(shí)可以知道，目前國(guó)內(nèi)外許多學(xué)者致力于高精度低溫漂的帶 隙基準(zhǔn)，最高水平在 ℃，不過(guò)電路是很復(fù)雜的。本文采用的電路是 BANBA 結(jié)構(gòu)，屬于一階溫度系數(shù)補(bǔ)償電路，結(jié)構(gòu)簡(jiǎn)單。理論上是只能實(shí)現(xiàn)一階補(bǔ)償?shù)?，但是由上面的結(jié)果可以知道曲線有兩個(gè)峰值，一階補(bǔ)償是不會(huì)出現(xiàn)兩個(gè)峰值的，該結(jié)果理論上達(dá)到了國(guó)內(nèi)外先進(jìn)水平。為什么一階電路能夠?qū)崿F(xiàn)二階溫度系數(shù)補(bǔ)償呢？第四章會(huì)做詳細(xì)的解釋。 ② 最低工作電源電壓 測(cè)試方法：將帶隙基準(zhǔn)的電源 VDD 設(shè)置為一個(gè)變量，然后對(duì) VDD 進(jìn)行直流掃描，最后通過(guò) Cadence 軟件的畫出 VREF的曲線， VREF 穩(wěn)定時(shí)的最小 VDD 就是最低工作電源電壓。 測(cè)試電路：同圖 26 測(cè)試結(jié)果： 圖 28 VREF 隨溫度 VDD 的曲線 由圖 28 可知，帶隙基準(zhǔn)電路在電源電壓為 時(shí)達(dá)到了穩(wěn)定的輸出。因此，該電路的最小工作電源電壓約為 。在 1V 到 范圍內(nèi)基準(zhǔn)源變化小于 8mV。 ③ 電源抑制比 PSRR 測(cè)試方法：將 VDD 中 AC 設(shè)置為 1V，然后進(jìn)行交流分析，頻率為 1HZ1GHZ 測(cè)試電路：同圖 26 測(cè)試結(jié)果： 第 26 頁(yè) 共 45 頁(yè) 圖 29 帶隙基準(zhǔn)電源抑制 比曲線 由圖 29 可知，在低頻時(shí) PSRR=，高頻時(shí)有所下降，不過(guò)滿足要求。 ④ 啟動(dòng)時(shí)間 測(cè)試方法： VDD 用脈沖電壓源，設(shè)置為 Delay Time=0s， period=1us，然后對(duì) VREF進(jìn)行瞬態(tài)掃描，當(dāng) VREF穩(wěn)定時(shí)的所需要的最小時(shí)間就是啟動(dòng)時(shí)間。 測(cè)試電路：同圖 26 測(cè)試結(jié)果： 圖 30 帶隙基準(zhǔn)啟動(dòng)時(shí)間曲線 第 27 頁(yè) 共 45 頁(yè) 由圖 30 得，電路從 0ns 到 500ns 達(dá)到穩(wěn)定輸出。因此啟動(dòng)時(shí)間為 500ns。 ⑤ 功耗 測(cè)試方法：將帶隙基準(zhǔn)電路進(jìn)行直流分析即可。測(cè)試電路：同圖 26 測(cè)試結(jié)果： 圖 31 帶隙基準(zhǔn)工作時(shí)的電流電壓 由圖 31 可知，流過(guò)電源的電流大小為 。 功耗為 ? =。 版圖設(shè)計(jì) (1)電阻和電容的替換 在實(shí)際集成電路制造中，電阻和電容都是在硅片上制成的，或通過(guò)淀積或通過(guò)電鍍或通過(guò)摻雜，都會(huì)存在誤差。因此為了更一步得知電路的性能，確保集成 電路的成功率，將電路中的理想電阻和理想電容 (Analog 庫(kù)中的元件 )利用實(shí)際電阻( 庫(kù)中的電阻和電容 )替換掉。電阻選擇 rphpoy，電容選擇 mimcap。 為了電阻的匹配性更好，整個(gè)帶隙基準(zhǔn)電路中的不同電阻全部用一個(gè)阻值的電阻 (稱為基準(zhǔn)電阻 )通過(guò)串聯(lián)或并聯(lián)的方式得到。例如，基準(zhǔn)電阻為 3K，那么，9K 的電阻可以通過(guò) 3 個(gè)基準(zhǔn)電阻串聯(lián)得到。若電阻中含有小數(shù)，那么也是通過(guò)基準(zhǔn)電阻的串聯(lián)和并聯(lián)的方式實(shí)現(xiàn)。在本文中，電阻 R1 作為基準(zhǔn)電阻，其它電阻通過(guò) R1的不同組合得到，見(jiàn)圖 17 模塊 5 和模塊 6。同理，電 容也如此變換。 (2)布局的講解 為了保證該模擬電路的高精度和高可靠性 ， 必須采取許多版圖方面的預(yù)防措施 ，以便將諸如串?dāng)_ 、 失配、噪聲等效應(yīng)減到最小 。 為了減小 S/ D 結(jié)和柵的電阻 ，溝道寬度大的晶體管通常采用 “ 叉指 ” 結(jié)構(gòu) ， 以使該晶體管的柵電阻小于其跨導(dǎo)的倒數(shù)。在模擬電路中 ， 差動(dòng)對(duì)的不對(duì)稱輸入會(huì)產(chǎn)生參考失調(diào)電壓 ， 這種失調(diào)電壓的影響可能比預(yù)想的要大得多 ， 所以在制作版圖的時(shí)候 ， 應(yīng)盡量采用對(duì)稱性設(shè)計(jì) ， 必要的時(shí)候還要在精度高的管子旁邊增加虛擬管 。 在保證面積的前提下 ， 盡量留下足夠的設(shè)計(jì)裕量 ， 保證成品率。在大尺寸大電流的器件周 圍添加保護(hù)環(huán) ，提高抗閉環(huán)的能力 ， 同時(shí)還采取了有效措施 ， 防止 “ 天線效應(yīng) ” 的發(fā)生。 第 28 頁(yè) 共 45 頁(yè) (3)版圖 圖 32 帶隙基準(zhǔn)源的版圖 本章小結(jié) 本章主要是設(shè)計(jì)了一種基于 。根據(jù)原理知道，理想情況下 BANBA 結(jié)構(gòu)只能實(shí)現(xiàn)一階溫度補(bǔ)償。但是在實(shí)際電路中， BANBA 結(jié)構(gòu)的溫度系數(shù)減小了，且在 TC 曲線中出現(xiàn)了兩個(gè)極值，使得該帶隙基準(zhǔn)的溫度系數(shù)得到很大的改善。文獻(xiàn) 4 中 TC=，他是將整個(gè)溫度范圍分為三段，中間溫度段由 PTATI 和 IPTATI 得到１階補(bǔ)償。在低溫和高溫區(qū)域，分別由兩路減法器獲得 2 階和 3 階補(bǔ)償電流，電路很復(fù)雜。而本文中，電路結(jié)構(gòu)是簡(jiǎn)單的一階 BANBA 結(jié)構(gòu)， TC 在 0140℃為 。 第 29 頁(yè) 共 45 頁(yè) 4 結(jié)果分析及啟示 上章中的結(jié)果表明 BANBA 結(jié)構(gòu)可以實(shí)現(xiàn)二階溫度系數(shù)補(bǔ)償。本章主要是對(duì)上章中電路仿真結(jié)果進(jìn)行分析，通過(guò)建立模型進(jìn)行分析和討論。首先研究了BANBA 結(jié)構(gòu)中各個(gè)可能對(duì) VREF 有影響的參數(shù)進(jìn)行分析，并且得知在實(shí)際電路中電阻的 阻值和電路輸出端電流是溫度 T 的多項(xiàng)式表達(dá)式。再根據(jù)歐姆定律建立模型，得出結(jié)論：在實(shí)際電路中， BANBA 結(jié)構(gòu)能夠?qū)崿F(xiàn)二階溫度系數(shù)的補(bǔ)償，并且具有實(shí)現(xiàn)高階溫度系數(shù)補(bǔ)償?shù)目赡苄?。最后?duì)該思想進(jìn)行了進(jìn)一步討論，給出了該思想在實(shí)際電路中調(diào)參的思路。 建模前的準(zhǔn)備 BANBA 結(jié)構(gòu)中各參數(shù)隨溫度的變化 (1)電阻溫度系數(shù)的討論 上章電路中用到了許多電阻，為了版圖的對(duì)稱性，通過(guò)一個(gè)基準(zhǔn)電阻進(jìn)行組合得到各個(gè)不同阻值的電阻。那么，不同阻值和不同組合的電阻它們的溫度系數(shù)會(huì)發(fā)生變化嗎？于是在從 庫(kù) 中調(diào)出 rphpoly 電阻，采用理想的電流恒流源 idc，保證各支路電流相等且電流不隨溫度的變化而變化，再對(duì)各支路電壓進(jìn)行直流溫度掃描，范圍為 0140℃。最后得到的電壓溫度系數(shù)就是電阻的溫度系數(shù)。為了減小結(jié)果分析誤差，電路中基準(zhǔn)電阻與上章中基準(zhǔn)電阻一樣，對(duì)不同組合進(jìn)行仿真。仿真電路如圖 33： 圖 33 不同電阻的仿真電路 第 30 頁(yè) 共 45 頁(yè) ???????????????????????????RIVRIRRIVRIRRIVRIRRRRIVRIVc o noc o nc o noc o nc o noc o nc o noc o no6)2/()//(2)()////(54321 () 仿真結(jié)果： 表 2 不同類型和不同組合電阻的溫度系數(shù) VO1 VO2 VO3 VO4 VO5 TC/ppm 由表 2 可知 ,VO VO VO5溫度系數(shù)相等， VO VO4溫度系數(shù)相等。 VOVO VO VO VO5 溫度系數(shù)變化很小。于是可以得出結(jié)論：不同阻值和不同組合的電阻它們的溫度系數(shù)沒(méi)有變化。 (2)輸出電壓 VREF處電流 Iout 的討論 由傳統(tǒng)的帶隙基準(zhǔn)的思想可知， Iout 應(yīng)是零溫度系數(shù)或者溫度系數(shù)越小越好，在輸出端電阻溫度系數(shù)很小的情況下，輸出 VREF 的溫度 系數(shù)就會(huì)越小。但是實(shí)際電路中， Iout 的溫度系數(shù)不為零，且輸出端電阻溫度系數(shù)也不為零且不小。那么在上章中 Iout 隨溫度是怎么變化的呢？為什么在 Iout 的溫度系數(shù)不為零的情況下還能得到溫度系數(shù)很小的 VREF呢？由 Cadence 軟件對(duì)上章電路中 Iout 進(jìn)行溫度掃描，結(jié)果如圖 34： 圖 34 Iout 隨溫度的變化曲線 第 31 頁(yè) 共 45 頁(yè) 由圖 34 可知，上章中 Iout 的溫度系數(shù)不為零且與溫度 T 不為線性關(guān)系。 Iout的大小隨著溫度增加而增加，說(shuō)明 Iout 具有正溫度系數(shù)。 Iout 與溫度的關(guān)系至少是溫度 2T 的多項(xiàng)式表達(dá)式。 (3)運(yùn)放各參數(shù)隨溫度的變化 在 BANBA 結(jié)構(gòu)中，運(yùn)放也是一個(gè)很重要的模塊，運(yùn)放的性能決定著帶隙基準(zhǔn)的性能，特別是運(yùn)放的失調(diào)電壓 Vos 決定著帶隙基準(zhǔn)的精度，還有運(yùn)