【正文】 驅(qū)動(dòng)電壓。因此又被稱為余度損耗的共源共柵電流鏡。在本章電流源設(shè)計(jì)中采用了低壓共源共柵電流鏡和自偏置低壓共源共柵電流鏡結(jié)構(gòu)?；鶞?zhǔn)中的偏執(zhí)電路：基準(zhǔn)的偏置電路結(jié)構(gòu)如圖47所示。M30與圖47中的M11構(gòu)成一個(gè)簡(jiǎn)單電流鏡將IREF鏡像過來。M3M3M35和M36采用的是自偏置低壓共源共柵電流鏡結(jié)構(gòu)，M3M3M37和M38也是采用的這種結(jié)構(gòu)來鏡像電流。M3MM4M43和M45采用的是低壓共源共柵電流鏡。M44與M33構(gòu)成一個(gè)電流鏡。通過以上這些電流鏡的鏡像作用，整個(gè)偏置電路的各個(gè)支路都得到了高精度的鏡像電流，為基準(zhǔn)電路提供了穩(wěn)定可靠的偏置。圖47 偏置電路的結(jié)構(gòu) 仿真結(jié)果本文基于SMIC ，采用Hspice仿真工具對(duì)所設(shè)計(jì)的帶隙基準(zhǔn)電路進(jìn)行仿真。運(yùn)放仿真：。運(yùn)放的幅頻特性如圖48所示。從仿真結(jié)果我們得知：運(yùn)放的交流增益約71dB，相位裕度約為70176。，單位增益帶寬大于1M。這表明該運(yùn)放完全能夠在高速DAC系統(tǒng)中正常工作。圖48 運(yùn)算放大器的幅頻特性曲線電源抑制比特性：。圖49 基準(zhǔn)輸出隨輸入電壓變化的變化圖410是基準(zhǔn)的電源抑制比頻率特性曲線，電源抑制頻率特性的仿真是在原電源電壓上疊加一個(gè)交流小信號(hào)，然后在頻率為1Hz~ 1GHz進(jìn)行掃描，得到的基準(zhǔn)輸出電壓對(duì)頻率的響應(yīng)。電源抑制比在1kHz時(shí)為75dB，10kHz時(shí)為58 dB，這表明在10kHz頻率下基準(zhǔn)電路仍有很好的電源抑制性能。圖410 電源抑制比特性曲線 版圖設(shè)計(jì)集成電路的版圖定義為制造集成電路時(shí)所用的掩模上的幾何圖形。作為電路設(shè)計(jì)和芯片制造的聯(lián)系環(huán)節(jié)，版圖設(shè)計(jì)的好壞直接關(guān)系到芯片的功能和性能。版圖的幾何圖形主要包括如下幾層：n阱、有源區(qū)、多晶硅、n+和P+注入、接觸孔以及金屬層。 設(shè)計(jì)規(guī)則雖然每個(gè)晶體管的寬度和長(zhǎng)度是由電路設(shè)計(jì)決定的，但是版圖中其他大多數(shù)尺寸都要受“設(shè)計(jì)規(guī)則”的限制。設(shè)計(jì)規(guī)則是指不管制造工藝的每一步出現(xiàn)什么樣的偏差都能保證正確制造晶體管和各種連接的一套規(guī)則。設(shè)計(jì)規(guī)則主要有以下幾類：寬度規(guī)則（Width rule）：掩模上定義的幾何圖形的寬度（和長(zhǎng)度）必須大于一個(gè)最小值，該值由光刻和工藝的水平?jīng)Q定。間距規(guī)則（Space rule）：間距規(guī)則是另一個(gè)關(guān)鍵尺寸，它指的是兩個(gè)幾何圖形之間的最小距離。一般地說，間距規(guī)則可以用來避免兩個(gè)幾何圖形之間形成短路。交疊規(guī)則（Overlap rule）：顧名思義，交疊規(guī)則被定義為一個(gè)幾何圖形與另一個(gè)幾何圖形之間相交疊或相包裹的最小尺寸限制。金屬層與通孔或接觸孔交疊就是這一規(guī)則的一個(gè)典型例子。交疊規(guī)則通過確保預(yù)期的連接關(guān)系不會(huì)因制造工藝而遭破壞，來減少制造工藝中由于分層間細(xì)微的偏差所帶來的影響。如果既要確保晶體管的尺寸精確，又要避免源極節(jié)點(diǎn)和漏極節(jié)點(diǎn)之間發(fā)生短路現(xiàn)象，那么就需要遵守一些與晶體管相關(guān)的特殊交疊規(guī)則。 版圖設(shè)計(jì)需要考慮的因素(1) 匹配性考慮模擬集成電路通常通過匹配性設(shè)計(jì)來獲得它們的良好精度和性能。有很多機(jī)制會(huì)干擾這種匹配。這些機(jī)制的大部份是已知的，如尺寸、摻雜、氧化層厚度的微小波動(dòng)，工藝偏差、接觸孔電阻、非均勻電流、擴(kuò)散間的互相影響、機(jī)械應(yīng)力、溫度梯度等等其他原因。版圖設(shè)計(jì)者也已想出各種辦法來使這些影響最小化。關(guān)于匹配性設(shè)計(jì)有以下一些原則，其中最重要的是共質(zhì)心結(jié)構(gòu)。相同材料：匹配器件需選用同一種材料，工藝上的變化將導(dǎo)致不同種類材料的兩個(gè)匹配器件不可預(yù)測(cè)變化。相同的器件尺寸和形狀：對(duì)于兩個(gè)要求匹配性設(shè)計(jì)的電阻而言，在版圖設(shè)計(jì)的時(shí)候需要采用相同的寬長(zhǎng)比以及方塊數(shù)。相同的周邊環(huán)境：在不同環(huán)境中的器件會(huì)有可見的失配發(fā)生，目前造成這個(gè)結(jié)果的原因還不是很清楚，但是這個(gè)問題可以通過在周圍放置無用的器件，使得匹配器件的周圍環(huán)境一樣來解決，這就是通常所說的dummy。dummy器件要保持電氣連接，因?yàn)閐ummy器件與原器件之間的隔離氧化物是良好的絕緣體，dummy器件上堆積的電荷將影響原器件內(nèi)部電荷的分布，一般的方法是將dummy器件接全局的靜電位即電源或地。相同的方向：各向異性的工藝步驟會(huì)引起工藝參數(shù)的不對(duì)稱性，并且硅襯底本身也具有各向異性的特性。這個(gè)原因引起的失配可以通過將匹配器件放在同一個(gè)方向上來解決。共質(zhì)心排列：將一個(gè)匹配器件分成完全相同的單元，且排列成一個(gè)對(duì)稱結(jié)構(gòu)，那么器件的重心將位于穿過陣列的對(duì)稱軸的交叉處。將兩個(gè)或多個(gè)匹配器件按一定的順序排列，使它們具有相同的質(zhì)心點(diǎn)，稱為共質(zhì)心排列。共質(zhì)心排列可使得由壓力梯度引起的不匹配影響最小化。MOS管的共質(zhì)心排列時(shí)還需注意應(yīng)盡量合并漏區(qū)，因?yàn)樵谝话愕碾娐分蠧GD由于密勒效應(yīng)，對(duì)電路的影響較大，應(yīng)通過合并減小漏區(qū)面積，從而減小電容CGD。(2) 減小耦合問題可以采用以下方法來減小耦合：物理隔離：物理隔離指的是物理位置上的遠(yuǎn)離。對(duì)于低阻抗的襯底，兩個(gè)器件物理距離遠(yuǎn)一點(diǎn)和近一點(diǎn)影響都不大。但對(duì)于高阻抗的襯底，物理距離的遠(yuǎn)近會(huì)很顯著的影響襯底裸合。耦合效果的大小基本上和物理距離的遠(yuǎn)近成線性關(guān)系。所以對(duì)于這種電路在布局上要注意的是將數(shù)字噪聲和對(duì)噪聲敏感的模擬電路的擺放位置距離遠(yuǎn)一些。保護(hù)環(huán)：保護(hù)環(huán)主要是吸收了由于其他電路引起的襯底的電勢(shì)的變化從而達(dá)到保護(hù)器件的作用的。值得注意的是保護(hù)環(huán)距離要隔離的器件越近越好。減小信號(hào)之間的耦合：信號(hào)線之間的耦合是由于寄生電容引起的，這個(gè)耦合的結(jié)果會(huì)使信號(hào)中的噪聲成分增加。為了降低信號(hào)線之間的耦合，可以分別通過減小導(dǎo)體間的交疊面積和并行長(zhǎng)度的方法來減小交疊電容和平行電容，從而達(dá)到減小耦合效應(yīng)的目的。如果兩個(gè)導(dǎo)體必須并行排列，則在它們之間放一條與地或固定參考電壓相連的導(dǎo)體，將有效屏蔽它們之間的串?dāng)_效應(yīng)。還有另外一種方法是在干擾較大的引線之間用接地的導(dǎo)體加以屏蔽?；蛘哂媒拥氐膶?dǎo)體把信號(hào)較強(qiáng)或者對(duì)噪聲敏感的引線的四周都屏蔽起來。這種用接固定電位的導(dǎo)體屏蔽敏感信號(hào)線的方法，是以增加信號(hào)的對(duì)地電容為代價(jià)的。 本章小結(jié)本章設(shè)計(jì)的應(yīng)用于DAC中的帶隙基準(zhǔn)電路采用了PNP晶體管串聯(lián)來減小運(yùn)放失調(diào)，運(yùn)放采用的是具有高輸入擺幅的折疊式共源共柵結(jié)構(gòu)，偏置電路采用了低壓共源共柵電流鏡和自偏置低壓共源共柵電流鏡等結(jié)構(gòu)來為整個(gè)基準(zhǔn)提供偏置。，Hspice仿真工具對(duì)基準(zhǔn)電路進(jìn)行仿真，得到仿真結(jié)果為：溫度掃描從0℃到100 ℃，℃；電源抑制比在1kHz時(shí)為75dB，10kHz時(shí)仍有58dB。該電路已經(jīng)通過測(cè)試，測(cè)試結(jié)果表明基準(zhǔn)在整個(gè)DAC系統(tǒng)中能正常工作。結(jié)論帶隙基準(zhǔn)源是模擬集成電路和混合集成電路中非常重要的模塊。本文在研究分析帶隙基準(zhǔn)基本原理的基礎(chǔ)上，分析了目前CMOS帶隙基準(zhǔn)源研究的現(xiàn)狀。CMOS帶隙基準(zhǔn)源由于其各方而的綜合優(yōu)勢(shì)，在集成電路中應(yīng)用非常廣泛，為系統(tǒng)提供不隨溫度、電源電壓變化的基準(zhǔn)電壓或電流。它在不同的應(yīng)用環(huán)境需要滿足低電源電壓、高精度、低功耗不同要求。因此，研究不同性能的CMOS帶隙基準(zhǔn)源是非常有意義的。在應(yīng)用于DAC中的帶隙基準(zhǔn)電路采用了PNP晶體管串聯(lián)來減小運(yùn)放失調(diào)，運(yùn)放采用的是具有高輸入擺幅的折疊式共源共柵結(jié)構(gòu)，偏置電路采用了低壓共源共柵電流鏡和自偏置低壓共源共柵電流鏡等結(jié)構(gòu)來為整個(gè)基準(zhǔn)提供偏置。，Hspice仿真工具對(duì)基準(zhǔn)電路進(jìn)行仿真，得到仿真結(jié)果為：溫度掃描從0℃到100℃，℃；電源抑制比在1kHz時(shí)為75dB，10kHz時(shí)仍有58dB。該電路已經(jīng)通過測(cè)試，測(cè)試結(jié)果表明基準(zhǔn)在整個(gè)DAC系統(tǒng)中能正常工作。致謝四年的大學(xué)學(xué)習(xí)階段業(yè)已結(jié)束，經(jīng)過近四年的學(xué)習(xí)和研究工作，加之最后幾個(gè)月緊張的論文撰寫工作，本文終于得以圓滿完成。在此要感謝所有給與我支持和幫助的老師、同學(xué)、朋友，沒有你們的關(guān)心就沒有本文的順利完成。特別感謝我的導(dǎo)師，任明遠(yuǎn)老師。任老師在我外出實(shí)習(xí)工作以及論文選題、研究和寫作方面都給與了極大的支持及無微不至的關(guān)懷。在論文完成之際，對(duì)導(dǎo)師給予的親切的關(guān)懷，諄諄的教誨，和導(dǎo)師的辛勤操勞表示最深切的謝意，并致以崇高的敬意。最后，感謝家人和朋友多年來對(duì)我學(xué)習(xí)工作的支持與鼓勵(lì)。參考文獻(xiàn)1 拉扎維．模擬CMOS集成電路設(shè)計(jì)．西安交通大學(xué)出版社，2003：309~3242 Gabriel A. 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Positive and negative versions of the exponential curvaturepensated BGR have been fabricated using BiCMOS process. Average temperature coefficients (TC’s) of the negative BGR are measured as and ppmPC, and those of the positive BGR are measured as and ppm/℃ over the mercial (0 70176。C) and military (55 125176。C) temperature ranges, respectively. These circuits dissipate with a 5V single supply, and occupy 270 x 150 and 290 x 150, respectively.I. INTRODUCTIONSince introduced by Widlar, the bandgap reference (BGR) has been used extensively to make onchip voltage references in A/D and D/A converters, voltage regulators, and measurement systems. Several BGR’s using Widlar BGR or its variants with bipolar and CMOS processes have been reporte