【正文】 驅(qū)動電壓。因此又被稱為余度損耗的共源共柵電流鏡。在本章電流源設計中采用了低壓共源共柵電流鏡和自偏置低壓共源共柵電流鏡結構?；鶞手械钠珗?zhí)電路：基準的偏置電路結構如圖47所示。M30與圖47中的M11構成一個簡單電流鏡將IREF鏡像過來。M3M3M35和M36采用的是自偏置低壓共源共柵電流鏡結構，M3M3M37和M38也是采用的這種結構來鏡像電流。M3MM4M43和M45采用的是低壓共源共柵電流鏡。M44與M33構成一個電流鏡。通過以上這些電流鏡的鏡像作用，整個偏置電路的各個支路都得到了高精度的鏡像電流，為基準電路提供了穩(wěn)定可靠的偏置。圖47 偏置電路的結構 仿真結果本文基于SMIC ，采用Hspice仿真工具對所設計的帶隙基準電路進行仿真。運放仿真：。運放的幅頻特性如圖48所示。從仿真結果我們得知：運放的交流增益約71dB，相位裕度約為70176。，單位增益帶寬大于1M。這表明該運放完全能夠在高速DAC系統(tǒng)中正常工作。圖48 運算放大器的幅頻特性曲線電源抑制比特性：。圖49 基準輸出隨輸入電壓變化的變化圖410是基準的電源抑制比頻率特性曲線，電源抑制頻率特性的仿真是在原電源電壓上疊加一個交流小信號，然后在頻率為1Hz~ 1GHz進行掃描，得到的基準輸出電壓對頻率的響應。電源抑制比在1kHz時為75dB，10kHz時為58 dB，這表明在10kHz頻率下基準電路仍有很好的電源抑制性能。圖410 電源抑制比特性曲線 版圖設計集成電路的版圖定義為制造集成電路時所用的掩模上的幾何圖形。作為電路設計和芯片制造的聯(lián)系環(huán)節(jié)，版圖設計的好壞直接關系到芯片的功能和性能。版圖的幾何圖形主要包括如下幾層：n阱、有源區(qū)、多晶硅、n+和P+注入、接觸孔以及金屬層。 設計規(guī)則雖然每個晶體管的寬度和長度是由電路設計決定的，但是版圖中其他大多數(shù)尺寸都要受“設計規(guī)則”的限制。設計規(guī)則是指不管制造工藝的每一步出現(xiàn)什么樣的偏差都能保證正確制造晶體管和各種連接的一套規(guī)則。設計規(guī)則主要有以下幾類：寬度規(guī)則（Width rule）：掩模上定義的幾何圖形的寬度（和長度）必須大于一個最小值，該值由光刻和工藝的水平?jīng)Q定。間距規(guī)則（Space rule）：間距規(guī)則是另一個關鍵尺寸，它指的是兩個幾何圖形之間的最小距離。一般地說，間距規(guī)則可以用來避免兩個幾何圖形之間形成短路。交疊規(guī)則（Overlap rule）：顧名思義，交疊規(guī)則被定義為一個幾何圖形與另一個幾何圖形之間相交疊或相包裹的最小尺寸限制。金屬層與通孔或接觸孔交疊就是這一規(guī)則的一個典型例子。交疊規(guī)則通過確保預期的連接關系不會因制造工藝而遭破壞，來減少制造工藝中由于分層間細微的偏差所帶來的影響。如果既要確保晶體管的尺寸精確，又要避免源極節(jié)點和漏極節(jié)點之間發(fā)生短路現(xiàn)象，那么就需要遵守一些與晶體管相關的特殊交疊規(guī)則。 版圖設計需要考慮的因素(1) 匹配性考慮模擬集成電路通常通過匹配性設計來獲得它們的良好精度和性能。有很多機制會干擾這種匹配。這些機制的大部份是已知的，如尺寸、摻雜、氧化層厚度的微小波動，工藝偏差、接觸孔電阻、非均勻電流、擴散間的互相影響、機械應力、溫度梯度等等其他原因。版圖設計者也已想出各種辦法來使這些影響最小化。關于匹配性設計有以下一些原則，其中最重要的是共質(zhì)心結構。相同材料：匹配器件需選用同一種材料，工藝上的變化將導致不同種類材料的兩個匹配器件不可預測變化。相同的器件尺寸和形狀：對于兩個要求匹配性設計的電阻而言，在版圖設計的時候需要采用相同的寬長比以及方塊數(shù)。相同的周邊環(huán)境：在不同環(huán)境中的器件會有可見的失配發(fā)生，目前造成這個結果的原因還不是很清楚，但是這個問題可以通過在周圍放置無用的器件，使得匹配器件的周圍環(huán)境一樣來解決，這就是通常所說的dummy。dummy器件要保持電氣連接，因為dummy器件與原器件之間的隔離氧化物是良好的絕緣體，dummy器件上堆積的電荷將影響原器件內(nèi)部電荷的分布，一般的方法是將dummy器件接全局的靜電位即電源或地。相同的方向：各向異性的工藝步驟會引起工藝參數(shù)的不對稱性，并且硅襯底本身也具有各向異性的特性。這個原因引起的失配可以通過將匹配器件放在同一個方向上來解決。共質(zhì)心排列：將一個匹配器件分成完全相同的單元，且排列成一個對稱結構，那么器件的重心將位于穿過陣列的對稱軸的交叉處。將兩個或多個匹配器件按一定的順序排列，使它們具有相同的質(zhì)心點，稱為共質(zhì)心排列。共質(zhì)心排列可使得由壓力梯度引起的不匹配影響最小化。MOS管的共質(zhì)心排列時還需注意應盡量合并漏區(qū)，因為在一般的電路中CGD由于密勒效應，對電路的影響較大，應通過合并減小漏區(qū)面積，從而減小電容CGD。(2) 減小耦合問題可以采用以下方法來減小耦合：物理隔離：物理隔離指的是物理位置上的遠離。對于低阻抗的襯底，兩個器件物理距離遠一點和近一點影響都不大。但對于高阻抗的襯底，物理距離的遠近會很顯著的影響襯底裸合。耦合效果的大小基本上和物理距離的遠近成線性關系。所以對于這種電路在布局上要注意的是將數(shù)字噪聲和對噪聲敏感的模擬電路的擺放位置距離遠一些。保護環(huán)：保護環(huán)主要是吸收了由于其他電路引起的襯底的電勢的變化從而達到保護器件的作用的。值得注意的是保護環(huán)距離要隔離的器件越近越好。減小信號之間的耦合：信號線之間的耦合是由于寄生電容引起的，這個耦合的結果會使信號中的噪聲成分增加。為了降低信號線之間的耦合，可以分別通過減小導體間的交疊面積和并行長度的方法來減小交疊電容和平行電容，從而達到減小耦合效應的目的。如果兩個導體必須并行排列，則在它們之間放一條與地或固定參考電壓相連的導體，將有效屏蔽它們之間的串擾效應。還有另外一種方法是在干擾較大的引線之間用接地的導體加以屏蔽?；蛘哂媒拥氐膶w把信號較強或者對噪聲敏感的引線的四周都屏蔽起來。這種用接固定電位的導體屏蔽敏感信號線的方法，是以增加信號的對地電容為代價的。 本章小結本章設計的應用于DAC中的帶隙基準電路采用了PNP晶體管串聯(lián)來減小運放失調(diào)，運放采用的是具有高輸入擺幅的折疊式共源共柵結構，偏置電路采用了低壓共源共柵電流鏡和自偏置低壓共源共柵電流鏡等結構來為整個基準提供偏置。，Hspice仿真工具對基準電路進行仿真，得到仿真結果為：溫度掃描從0℃到100 ℃，℃；電源抑制比在1kHz時為75dB，10kHz時仍有58dB。該電路已經(jīng)通過測試，測試結果表明基準在整個DAC系統(tǒng)中能正常工作。結論帶隙基準源是模擬集成電路和混合集成電路中非常重要的模塊。本文在研究分析帶隙基準基本原理的基礎上，分析了目前CMOS帶隙基準源研究的現(xiàn)狀。CMOS帶隙基準源由于其各方而的綜合優(yōu)勢，在集成電路中應用非常廣泛，為系統(tǒng)提供不隨溫度、電源電壓變化的基準電壓或電流。它在不同的應用環(huán)境需要滿足低電源電壓、高精度、低功耗不同要求。因此，研究不同性能的CMOS帶隙基準源是非常有意義的。在應用于DAC中的帶隙基準電路采用了PNP晶體管串聯(lián)來減小運放失調(diào)，運放采用的是具有高輸入擺幅的折疊式共源共柵結構，偏置電路采用了低壓共源共柵電流鏡和自偏置低壓共源共柵電流鏡等結構來為整個基準提供偏置。，Hspice仿真工具對基準電路進行仿真，得到仿真結果為：溫度掃描從0℃到100℃，℃；電源抑制比在1kHz時為75dB，10kHz時仍有58dB。該電路已經(jīng)通過測試，測試結果表明基準在整個DAC系統(tǒng)中能正常工作。致謝四年的大學學習階段業(yè)已結束，經(jīng)過近四年的學習和研究工作，加之最后幾個月緊張的論文撰寫工作，本文終于得以圓滿完成。在此要感謝所有給與我支持和幫助的老師、同學、朋友，沒有你們的關心就沒有本文的順利完成。特別感謝我的導師，任明遠老師。任老師在我外出實習工作以及論文選題、研究和寫作方面都給與了極大的支持及無微不至的關懷。在論文完成之際，對導師給予的親切的關懷，諄諄的教誨，和導師的辛勤操勞表示最深切的謝意，并致以崇高的敬意。最后，感謝家人和朋友多年來對我學習工作的支持與鼓勵。參考文獻1 拉扎維．模擬CMOS集成電路設計．西安交通大學出版社，2003：309~3242 Gabriel A. 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Average temperature coefficients (TC’s) of the negative BGR are measured as and ppmPC, and those of the positive BGR are measured as and ppm/℃ over the mercial (0 70176。C) and military (55 125176。C) temperature ranges, respectively. These circuits dissipate with a 5V single supply, and occupy 270 x 150 and 290 x 150, respectively.I. INTRODUCTIONSince introduced by Widlar, the bandgap reference (BGR) has been used extensively to make onchip voltage references in A/D and D/A converters, voltage regulators, and measurement systems. Several BGR’s using Widlar BGR or its variants with bipolar and CMOS processes have been reporte